NIOSII mit SDRAM startet nicht.

[GS (chromosoma)]

Hallo.
ich bin verzweifelt. Ich versuche schon seit  einigen Tagen   ein 
NIOSII+SDRAM Controller  aid DE1 Altera Board zum laufen kriegen, doch 
es geht einfach nicht.

Ich verwende NIOSII/e Version. Wenn ich nur on-chip memory lasse, also 
ohne SDRAM, dann läuft alles super (zum testen nehme ich Hallo_World 
beispiel).
Füge ich SDRAM controller hinzu,  kommt die Fehlermeldung:

"Verify failed between address 0x800000 and 0x8001E3".

Daher ist es vollkommen egal ob ich reset und exception  vector memory 
auf on-chip oder sdram stelle.
Ich habe schon versucht mit PLL die Phasenverschiebung von +/- 54° zu 
wählen, oder als Clock 100Mhz oder 133 Mhz nehmen (so steht im 
Datenblatt des SDRAM Chip) in verschiedenen Kombinationen.

Im Eclipse NIOSII werden die ID's und Timestamp richtig ausgelesen.
Ich mache alles nach  Altera Tutorial "SDRAM  on DE1 BOard"

ftp://ftp.altera.com/up/pub/Altera_Material/9.1/Computer_Organization/DE 
1/Tutorials/VHDL/tut_DE1_sdram_vhdl.pdf

Dort wird zwar SOPC  verwenden, und ich nutze Qsys, daher leichte 
Abweichungen im Code, aber die Pinzuweisung ist 1 zu 1.

Anbei ist die Qsys Konfiguration.
C0 ist 100Mhz Clock
C1 ist  Phasenverschobener Clock.


Hilft mir bitte:)

[Sigi (Gast)]

<jtag_uart_0:avalon_jtag_slave> ist mit <nios2_qsys_0:data_master>
verbunden. Wäre der <nios2_qsys_0:instruction_master> nicht besser?

[Kest (Gast)]

Schaue Dir bitte genau die Resets an! Mit QSYS ist es verdammt wichtig, 
dass die Resets (falls mehrere) in der richtigen Reihenfolge hochkommen.

Bis jetzt kommt Dein NIOS mit clk_0 reset, wobei SDRAM und die PLL noch 
gar nicht fertig sind! Das ist die Krux. Also, implementiere einen Reset 
Controller, dann noch denn mit PLL-locked füttern und erst dann ans NIOS 
und SDRAM heranführen. Dann sollte es funzen (falls die Phase stimmt)

Kest

[Test (Gast)]

Und immer schön in Qsys Assign new Base Adresses klicken!!

[Ich (Gast)]

Das SDRAM Interface und der Prozessor haben nicht dieselbe Clock-Quelle. 
Entweder dieselbe Quelle verwenden oder eine Clock crossing bridge 
einsetzen.

[Kest (Gast)]

QSYS und SOPC bauen automatisch Clock-Crossing bridges ein, falls die 
Clock-Domänen unterschiedlich sind.
Aber stimmt schon, es ist viel sinnvoller beide mit gleicher 
Clock-Quelle zu betreiben (fürs Interna ist die Phase sowieso egal)

Kest

[Ich (Gast)]

Kest schrieb:
> QSYS und SOPC bauen automatisch Clock-Crossing bridges ein, falls die
> Clock-Domänen unterschiedlich sind.

Oh, das ist mir bisher nicht bekannt gewesen. Hast Du eine Quelle für 
diese Information?

Gruss

[Kest (Gast)]

Quelle habe ich nicht parat, aber das ist so :-)
Kest

[GS (chromosoma)]

Ich schrieb:
> Das SDRAM Interface und der Prozessor haben nicht dieselbe Clock-Quelle.
> Entweder dieselbe Quelle verwenden oder eine Clock crossing bridge
> einsetzen.

Na, so steht es doch überall.
PLL produziert zwei Clock Quellen,  eine ist "normal" und geht an NIOS, 
und die verschobene geht an SDRAM.
Ok, ich versuche gleich alles mit der selber Quelle zu betreiben.



PS
 "Assign new Base Adresses" habe ich   mehrmals geklickt

[Michael (Gast)]

Hallo,

hier gibt es eine kleine Beschreibung für NiosII und ChibiOS auf DE1:
http://www.emb4fun.de/fpga/niosii1/index.html

Gruß,
Michael

[GS (chromosoma)]

Hallo,

emb4fun habe  ich auch gesehen. Leider wird dort  alles in SOPC gemacht, 
deswegen sieht man nicht wie die RESET und CLK  miteinander verbunden 
werden.


Ich habe jetzt alle mit einer Taktquelle versucht, ohne Erfolg.
Ich denke alles liegt an RESET Verbindungen.

 clk_0_clk_in_reset   wird mit einem Schalter auf DE1 Board  verbunden, 
so dass ich das System manuell resetten kann, im "normalen" Betrieb  ist 
dieser Schalter immer An (logic '1'). Kann es die Ursache sein?

[Ich (Gast)]

Böser Kommunist schrieb:
> Na, so steht es doch überall.
> PLL produziert zwei Clock Quellen,  eine ist "normal" und geht an NIOS,
> und die verschobene geht an SDRAM.

Nein, die Clock im QSYS wird für das Avalon Interface genutzt. Die SDRAM 
Clock verschiebe ich ausserhalb vom QSYS-System.

[Ich (Gast)]

Hier findest Du ein Beispiel.

[Ich (Gast)]

Du kannst auch gut sehen, wie ich das Reset verschalte.

[Ich (Gast)]

Jetzt, wo ich grad dabei bin, wie sehen Deine Timing-Constraints aus?

[Ich (Gast)]

Ein funktionierendes Beispiel.

[Michael (Gast)]

Hallo,

>emb4fun habe  ich auch gesehen. Leider wird dort  alles in SOPC gemacht,
>deswegen sieht man nicht wie die RESET und CLK  miteinander verbunden
>werden.

Reset und CLK werden extern im TopLevel erzeugt:

pll_sys           pll_sys_inst
(
   .inclk0(CLOCK_50),    /* in:   50 MHz */
   .c0(CLK_SYS),         /* out: 100 MHz */
   .c1(SDRAM_CLK),       /* out: 100 MHz */
   .c2(CLK_10),          /* out:  10 MHz */
   .locked(pll_locked)
);

de1_sopc          de1_sopc_inst
(
   .clk_sys(CLK_SYS),

   .reset_n(pll_locked)
);

Eine VHDL Version ist auch vorhanden. Der CLK vom SDRAM
ist gegenüber den CLK_SYS verschoben.

Gruß,
Michael

[GS (chromosoma)]

Die Götter haben mich verlassen. Nach einer schlafloser Nacht, habe ich 
es trotzdem nicht geschafft,  SDRAM zum laufen zu bringen.
Hier ist nochmals meine Qsys Konfiguration, jetzt mit PLL-Lockin 
Geschichte.


Ich habe jetzt alle unnötige Sachen weggelassen.

Clock_50 geht in das PLL rein. Dort wird er auf 133 MHZ  multipliziert, 
Ein 133 Mhz signal geht direkt ins NIOSII, ein andere Clock wird um 52° 
verschoben, und geht   an SDRAM.

Und hier  noch der VHDL Code.

   
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;



ENTITY NIOSTEST IS
PORT(
CLOCK_50: IN STD_LOGIC;
LEDR: OUT STD_LOGIC_VECTOR(9 downto 0);
SW: IN STD_LOGIC_VECTOR(9 downto 0);
DRAM_ADDR: OUT STD_LOGIC_VECTOR(11 downto 0);
DRAM_BA_1, DRAM_BA_0 : BUFFER STD_LOGIC;
DRAM_CAS_N: OUT STD_LOGIC;
DRAM_CKE: OUT STD_LOGIC;
DRAM_CLK: OUT STD_LOGIC;
DRAM_CS_N: OUT STD_LOGIC;
DRAM_DQ: INOUT STD_LOGIC_VECTOR(15 downto 0);
DRAM_RAS_N: OUT STD_LOGIC;
DRAM_UDQM, DRAM_LDQM : BUFFER STD_LOGIC;
DRAM_WE_N: OUT STD_LOGIC
);
END NIOSTEST;


ARCHITECTURE MAIN OF NIOSTEST IS
SIGNAL BA : STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL DQM : STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL LOCK: STD_LOGIC;
SIGNAL RESET: STD_LOGIC;

     component nios is
        port (
            clk_0                                        : in    std_logic                     := 'X';             -- clk
            
            zs_addr_from_the_new_sdram_controller_0      : out   std_logic_vector(11 downto 0);                    -- addr
            zs_ba_from_the_new_sdram_controller_0        : out   std_logic_vector(1 downto 0);                     -- ba
            zs_cas_n_from_the_new_sdram_controller_0     : out   std_logic;                                        -- cas_n
            zs_cke_from_the_new_sdram_controller_0       : out   std_logic;                                        -- cke
            zs_cs_n_from_the_new_sdram_controller_0      : out   std_logic;                                        -- cs_n
            zs_dq_to_and_from_the_new_sdram_controller_0 : inout std_logic_vector(15 downto 0) := (others => 'X'); -- dq
            zs_dqm_from_the_new_sdram_controller_0       : out   std_logic_vector(1 downto 0);                     -- dqm
            zs_ras_n_from_the_new_sdram_controller_0     : out   std_logic;                                        -- ras_n
            zs_we_n_from_the_new_sdram_controller_0      : out   std_logic;                                        -- we_n
            reset_n                                      : in    std_logic                     := 'X';             -- reset_n
            locked_export                                : out   std_logic                                         -- export
        );
      end component nios;
      
  BEGIN
  DRAM_BA_1<= BA(1);
  DRAM_BA_0<= BA(0);
        DRAM_UDQM<= DQM(1);
  DRAM_LDQM<= DQM(0);
  RESET<=LOCK;

C1: nios PORT MAP(CLOCK_50,DRAM_ADDR,BA,DRAM_CAS_N,DRAM_CKE,DRAM_CS_N,DRAM_DQ,DQM,DRAM_RAS_N,DRAM_WE_N,RESET,LOCK);
END MAIN;

[Michael (Gast)]

Hallo,

was ich bei Dir nicht verstehe, wo kommt der Reset her?
Auf dem Bild gibt es ein clk_0_clk_in und ein clk_0_clk_in_reset.

Wer setzt das Signal clk_0_clk_in_reset? Es kann nicht die PLL sein,
denn diese bekommt ja von clk_0 den Reset.

Bei meinen Beispielen habe ich die PLL nicht mit in Qsys gezogen,
sondern mit dem Megawizard außerhalb erstellt. Und dann das locked
Signal als Reset für das Qsys System benutzt.

Viele Grüße,
Michael

[Ich (Gast)]

Wohl ein generelles Problem von Kommunisten (ob böse oder nicht) und 
Sozialisten,  sie begreifen es einfach nicht...

[Kest (Gast)]

Das ist immer noch falsch.

Du kannst den SDRAM-Controller nicht reseten, solange PLL nicht gelockt 
ist. Unabhängig, was Du noch mit locked machst, aber Du resetest die PLL 
UND SDRAM Cotrlller mit einem Signal. Das wird nie und nimmer 
funktionieren.

Noch mal langsam. Erst die PLL reseten, dann locked signal ableiten 
(ggf. invertieren) und an den SDRAM Controller führen (mit einem 
extra-Resetcontroller (oder von mir aus auch mit external)).

Grüße
Kest

[GS (chromosoma)]

Hallo. Ich kriege es trotzdem nicht hin:

Ich habe das gemacht, was du meinst. Das ganze System wartet auf den PLL 
LOCK  Signal. Die PLL selbst bekommt eigenen RESET Signal,  der immer 0 
ist.
Das Hauptreset ist immer "1", weil alle Komponenten außer PLL  mit 
"active Low"-Reset arbeiten

Hier ist noch einmal die Konfiguration.

 
 component nios1 is
        port (
            clk_clk          : in    std_logic                     := 'X';             -- clk
            plllocked_export : out   std_logic;                                        -- export
            sdram_addr       : out   std_logic_vector(11 downto 0);                    -- addr
            sdram_ba         : out   std_logic_vector(1 downto 0);                     -- ba
            sdram_cas_n      : out   std_logic;                                        -- cas_n
            sdram_cke        : out   std_logic;                                        -- cke
            sdram_cs_n       : out   std_logic;                                        -- cs_n
            sdram_dq         : inout std_logic_vector(15 downto 0) := (others => 'X'); -- dq
            sdram_dqm        : out   std_logic_vector(1 downto 0);                     -- dqm
            sdram_ras_n      : out   std_logic;                                        -- ras_n
            sdram_we_n       : out   std_logic;                                        -- we_n
            reset_reset_n    : in    std_logic                     := 'X';             -- reset_n
            resetb_reset_n   : in    std_logic                     := 'X';             -- reset_n
            pllrst_reset     : in    std_logic                     := 'X'              -- reset
        );
    end component nios1;



BEGIN
  DRAM_BA_1<= BA(1);
  DRAM_BA_0<= BA(0);
   DRAM_UDQM<= DQM(1);
  DRAM_LDQM<= DQM(0);
  LEDR(0)<=LOCK;
  RESETB<= LOCK;
  pllrst<=SW(1);
  RESETMAIN<=SW(0);
  C1: nios1 PORT MAP(CLOCK_50,LOCK,DRAM_ADDR,BA,DRAM_CAS_N,DRAM_CKE,DRAM_CS_N,DRAM_DQ,DQM,DRAM_RAS_N,DRAM_WE_N,RESETMAIN,RESETB,pllrst);

Ich habe das Gefühl ich mache was komplett falsch.
Im SDRAM Datenblatt steht : "Clock frequency: 166, 143 MHz". Ich 
vverwende 100Mhz., obwohl überall wird  50-100Mhz  genommen.
Hilfe

[Kest (Gast)]

Sorry, ich weiß auch nicht mehr. Aber Du siehst, dass man von Anfang an 
sorgfältig arbeiten muss. Meist ist man zu schnell, ändert zu viele 
Sachen, möchte mal eben ausprobieren. Das kann man sofort vergessen.
Ich habe unzählige Designs mit NIOS und SDRAM/DDR... und div Flashes 
gemacht. Bis jetzt habe ich keine "Bugs" diesbezüglich in 
Altera-Software gefunden. Es ist auch schwierig über so ein Forum 
rauszufinden, woran es liegt. Am Ende ist es doch ein Jumper auf dem 
Board, der zwischen EPCS und Active Parallel  umschaltet ;-)

Grüße
Kest

[GS (chromosoma)]

Ich IDIOOOOT...:)
Ich verbinde zwar CLK für SDRAM Kontroller, aber DRAM_CLK bleibt doch 
unverbunden.*FACEPALM*
Und keiner hat es gemerkt..:)

Jetzt funktioniert es .

[Kest (Gast)]

So kanns gehen :-D