Unterschiede bei den Bauformen QFN, TSSOP, soic

[Gerd K. (maenne)]

Hallo user

habe eine Firmware die ohne Probleme auf den Bauformen PIC 16F1824 TSSOP 
und soic marschiert. Bei der Bauform QFN gibt es Probleme, da läuft die 
Firmware nicht fehlerfrei.
Hat da einer Erfahrung ? Ist bei der QFN etwas zu beachten was ich evtl. 
nicht berücksichtigt habe. Taktfrequenz der Firmware ist 32MHz.

Danke für eine Reaktion
maenne

[Timmo H. (masterfx)]

Worin unterscheidet sich denn der aufbau (bis auf die unterschiedlichen 
Gehäuseformen)?
Wie äußert sich der Fehler (verhalten + Quellcode minimalbeispiel)

[Falk B. (falk)]

@ Gerd Kühling (maenne)

>und soic marschiert. Bei der Bauform QFN gibt es Probleme, da läuft die
>Firmware nicht fehlerfrei.

Lötfehler? Wäre bei dem Gehäuse nicht überaschend.
Layoutfehler? ist schließlich ein anderes Gehäuse.
Andere Pinkonfiguration? Ein und der gleiche IC hat je nach Gehäuse 
manchmal mehr Pins oder weniger zugänglich, die überzähligen sind zwar 
auf dem IC vorhanden(weil der identisch ist), sind aber nicht auf Pads 
gebondet.
Wenn nun ein Pin mangelhaft initialisiert wurde (Pull-Up fehlt) und das 
Pin nicht gebondet ist, kann es floaten und damit wackeln und damit die 
Software ggf. irritieren.

[Frank K. (fchk)]

Gerd Kühling schrieb:
> Hallo user
>
> habe eine Firmware die ohne Probleme auf den Bauformen PIC 16F1824 TSSOP
> und soic marschiert. Bei der Bauform QFN gibt es Probleme, da läuft die
> Firmware nicht fehlerfrei.
> Hat da einer Erfahrung ? Ist bei der QFN etwas zu beachten was ich evtl.
> nicht berücksichtigt habe. Taktfrequenz der Firmware ist 32MHz.

Ist das Exposed Pad angeschlossen? Wie? Richtig verlötet?

Ansonsten: Hänge einfach mal ein SOIC PIC mit Fädeldraht an den QFN 
Footprint. Die Reihenfolge der Pins ist die gleiche, nur zwei 
aufeinanderfolgende Pads auf dem QFN Footprint sind unbelegt. Damit 
siehst Du, ob das Layout für QFN korrekt ist.

Ich denke, der Chip an sich ist identisch, nur das Package ist anders. 
Daher tippe ich eher auf Layoutfehler oder so.

fchk

[Timmo H. (masterfx)]

Frank K. schrieb:
> Ist das Exposed Pad angeschlossen? Wie? Richtig verlötet?
Normalweise ist das Pad für den Wärmetransfer gedacht. I.d.R. 
produzieren die µCs aber gar nicht genug abwärme dass es zwingend 
notwendig ist, dieses Pad zu benutzen. Ein sauberes Design macht es 
dennoch.
Wenn es nicht im Datenblatt spezifiziert ist wo es potentialmäßig 
angeschlossen werden sollte, sollte man es floatend lassen, aber 
durchaus mit einer Kupferfäche verbinden. Microchip sagte dazu mal

The center pad is primarily for heat transfer, and is integral to the QFN package design.
Most of our products do not generate enough heat to be concerned with, but the exposed pad is unavoidable. 
The exposed pad is the underside of the die attach paddle. 

The die is typically attached to the paddle using a conductive epoxy. 
That means the exposed pad is electrically conductive to the substrate 
of the die, which is usually ground in our products. We do not recommend
putting PCB traces under the exposed paddle, except for thermal relief. 

The center pad should not be connected electrically to ground or power.

Vielleicht haben deine QFN, TSSOP und SOIC aber auch verschiedene 
Chip-Revisionen, wo es ja durchaus Probleme geben kann, siehe Bild aus 
dem Errata