Hallo zusammen, bei meinem letzten PCB-Layout wurde mir hier super geholfen, daher suche ich auch jetzt wieder Unterstützung hier im Forum. Ich habe noch sehr wenig Erfahrung im Layouten von Platinen, daher wäre es toll wenn sich irgendjemand findet der vielleicht (mal schnell) über mein Layout-Entwurf drüber schauen kann. Hauptsächlich bin ich natürlich an groben Fehlern interessiert, bin aber auch für alle Weiteren Kommentare sehr dankbar. Vor allem bei den GND-Polygonen Frage ich mich, ob das alles so passt?! Viele Grüße, Florian
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Florian K. schrieb: > Ich habe noch sehr wenig Erfahrung im Layouten von Platinen, daher wäre > es toll wenn sich irgendjemand findet der vielleicht (mal schnell) über > mein Layout-Entwurf drüber schauen kann. Warum läßt du nicht einfach Eagle da drübergucken? Der eingebaute ERC/DRC ist schließlich genau dafür gedacht...
Schönes Layout. Echt. Ja, mit dem GND hast Du aber den wunden Punkt getroffen. Das Board könnte funktionieren. Das ist jetzt keine Kritik, nur ein Tip: Wenn es nicht funktioniert oder manchmal merkwürdige unerklärliche Faults gibt, dann ist vielleicht dein GND das Problem. Grund: Die Kernsspannung der CPU beträgt nur 1.2V. Wenn man sich dann die Spannungen für die Pegel ansieht sollte Horror aufkommen. :)
1 | Limits Unit |
2 | min max |
3 | VIH Input High Voltage 0.65VDD VDD +0.3 V |
4 | VIL Input Low Voltage -0.3 0.35 VDD V |
5 | Quelle: Standard Description of 1.2 V CMOS Logic Devices (Normal Range Operations) JESD76-2 |
L-Pegel hört da bei 0.42V auf. und wenn man keine ordentliche Masse hat, dann könne sporatisch irgendwelche unerklärlichen Sachen passieren. Die kann man nicht mal messen, weil der Mist sich duch Pegelunterschiede der GND-Pins ergibt (hohe Induktivität der Masseschleifen und die CPU arbeitet ja bis 168MHz -> echt ganz Böse). Ich empfehle ein eigenes Masselayer. Also vierlagig. Wenn man die Zeit, die man benötigt um irgendwelche unerklärlichen Fehler zu suchen berücksichtigt, ist es preiswerter als zweilagig.
c-hater schrieb: > Florian K. schrieb: > >> Ich habe noch sehr wenig Erfahrung im Layouten von Platinen, daher wäre >> es toll wenn sich irgendjemand findet der vielleicht (mal schnell) über >> mein Layout-Entwurf drüber schauen kann. > > Warum läßt du nicht einfach Eagle da drübergucken? Der eingebaute > ERC/DRC ist schließlich genau dafür gedacht... ERC und DRC habe ich natürlich schon laufen lassen, hier werden keine kritischen Probleme gefunden! Ich meinte eher Designtechnisch nicht Kurzschlüße oder so... Detlef Kunz schrieb: > Schönes Layout. Echt. Danke :) Das höre ich gerne! > Ja, mit dem GND hast Du aber den wunden Punkt getroffen. > Das Board könnte funktionieren. > > Das ist jetzt keine Kritik, nur ein Tip: > Wenn es nicht funktioniert oder manchmal merkwürdige unerklärliche > Faults gibt, dann ist vielleicht dein GND das Problem. > > Grund: > Die Kernsspannung der CPU beträgt nur 1.2V. > Wenn man sich dann die Spannungen für die Pegel ansieht sollte Horror > aufkommen. :) Limits Unit > min max > VIH Input High Voltage 0.65VDD VDD +0.3 V > VIL Input Low Voltage -0.3 0.35 VDD V > Quelle: Standard Description of 1.2 V CMOS Logic Devices (Normal Range > Operations) JESD76-2 Ehrlich gesagt verstehe ich nicht ganz was du meinst. Ich verstehe den Zusammenhang zwischen Kernspannung und IO-Pins nicht ganz. Der MC ist ein STM32F407VGT wie du vermutlich schon erkannt hast, er wird mt 3,3V versorgt, demnach ergibt das doch: HIGH: 0,65 * 3,3V = 2,145V bis 3,6V LOW: -0,3V bis 3,3V * 0,35 = 1,15V Bis jetzt dachte ich das die Kernspannung sowieso nur intern läuft und ich davon nicht wirklich etwas zu beachten muss. Also wie eine Blackbox sage ich mal... > L-Pegel hört da bei 0.42V auf. und wenn man keine ordentliche Masse hat, > dann könne sporatisch irgendwelche unerklärlichen Sachen passieren. Ist die Masse nicht vernünftig? Ich bin davon ausgegangen das die großen GND-Poygone mehr als ausreichend sind...
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Es geht darum, dass die GND-Pins der CPU möglist direkt über kürzesten Weg miteinander verbunden sein sollten. Du hat schon alles getan, was mit 2 Lagen möglich ist. Alle Spannungen beziehen sich nun mal auf GND als Referenz. Und da gibt es das unschöne Problem des Ground Bounce -> http://de.wikipedia.org/wiki/Ground_bounce Im Arikel steht : "Unter Ground bounce versteht man einen unerwünschten Spannungs-Anstieg der chipinternen Masse am Die. Verursacht wird dieser Spannungsanstieg durch den Widerstand und die Induktivität des Bonddrahtes." Aber am Bonddraht hört die Sache nicht auf, lange Verbindungswege bedeuten hier ebenfalls hohe Impedanz. Es geht hier nicht um den Gleichstromwiderstand, sondern um Hochfrequenz im UKW-Bereich (168MHz). :) Aber mach dich nicht verückt. Wenn's geht, ok. Wenn nicht, war das nur ein Tipp, wo das Problem liegen könnte.
Ich wette das Laylout ist für einen Quadrokopter. Sieht jedenfalls gut aus!
Detlef Kunz schrieb: > Es geht darum, dass die GND-Pins der CPU möglist direkt über > kürzesten > Weg miteinander verbunden sein sollten. > Du hat schon alles getan, was mit 2 Lagen möglich ist. > > Alle Spannungen beziehen sich nun mal auf GND als Referenz. Und da gibt > es das unschöne Problem des Ground Bounce -> > http://de.wikipedia.org/wiki/Ground_bounce > Im Arikel steht : "Unter Ground bounce versteht man einen unerwünschten > Spannungs-Anstieg der chipinternen Masse am Die. Verursacht wird dieser > Spannungsanstieg durch den Widerstand und die Induktivität des > Bonddrahtes." > > Aber am Bonddraht hört die Sache nicht auf, lange Verbindungswege > bedeuten hier ebenfalls hohe Impedanz. Es geht hier nicht um den > Gleichstromwiderstand, sondern um Hochfrequenz im UKW-Bereich (168MHz). > :) > > Aber mach dich nicht verückt. Wenn's geht, ok. Wenn nicht, war das nur > ein Tipp, wo das Problem liegen könnte. OK vielen Dank für die Information! Ich wusste nicht, dass die GND-Pins auch auf kürzestem Weg verbunden sein sollten. Bis jetzt dachte ich, dass es reicht die Verbindung/Leitung möglichst dick zu machen bzw. optimalerweise eben eine ganze Fläche bedecken... Hellseher schrieb: > Ich wette das Laylout ist für einen Quadrokopter. Sieht jedenfalls > gut aus! Nicht ganz; ein Hexacopter, aber das erschließt sich aus dem Layout ja nicht. :) Gibt es eigentlich Stellen an denen ich das GND-Polygon weglassen sollte?
Von einigen deiner Teil-Masseflächen läuft die einzige Verbindung dieser Abschnitte auf den zwei Layern lediglich über die Pins einer Stifleiste. Dementsprechend sind die Masse-Wege sehr ungünstig lang und können nur teilweise zum Erfolg beitragen. Bei einer so dichten Platine sollte man meiner Meinung nach durchaus mal lauter über ein vierlagiges Design nachdenken. > Gibt es eigentlich Stellen an denen ich das GND-Polygon weglassen > sollte? Vielleicht nicht weglassen, sondern etwas "aufsplitten". Eine Trennung zwischen Last- und Signalpfaden ließe sich vierlagig auch deutlich einfacher realisieren. U.a. werden Fehlmessungen durch Störströme dadurch unterdrückt.
Hallo, lass dich doch verschieben ins Platinen-Forum, da wirst du mehr geholfen. Jedenfalls ein bisschen, die meisten hier lesen ja beides. Aber du hast sicher noch öfter Fragen zu Platinen. Gruss Reinhard
Bei so einem dichten Layout hättest du dir schon beim Routen einen sehr großen Gefallen mit vier Lagen gemacht. Respekt, dass du es auf zweien geschafft hast, aber meine Meinung ist der von Torsten ähnlich: erstelle die Platine nochmal aber dann mit vier Lagen. Du gewinnst eine durchgängige Ground-Plane und durchgängige Versorgungs-planes. Die ganzen Signallayer brauchst du nicht neu zu routen, die sind ja schon verlegt. Aber durch das Mehr an Luft kannst du auch die bestimmt noch etwas geschickter verlegen.
Kannst Du auch die Schematic anhängen? So wäre es leichter zu prüfen ob ne Leiterbahn eingezeichnet ist (im Schaltplan) aber als "nicht verbunden" erkannt wurde.
Die LEDs sind auf sehr ungünstigen Pins. Du musst mit allen 4 Signalen unter dem uC durch, obwohl es dafür jedes beliebige I/O tun würde. Mit diesen absolut unkritischen Signalen hättest Du auch aussenherum gehen können, dann währe unter dem uC etwas Platz für GND. Wenn Du zur Ledansteuerung Digitaltransistoren oder Mosfet mit entspechend tiefer Gatespannung nimmst kannst Du Dir R5-R12 sparen. 3.3V für die LEDs kannst Du ab C6 auf TOP führen. Das PPM Signal noch auf Top weiter in die Mitte zu den anderen Vias und dann erst nach unten, dann sehe die Massefläche aus Bottom schon besser aus. Vermutlich währe es aber noch besser 3.3V komlett aussen herum zu führen damit unter dem uC Platz für GND entsteht. Eine gute Hand voll, also so 20-30 Vias um die GNDflächen zu verbinden kostet nichts und kann nicht Schaden. Taster würde ich eine kleinere Bauform nehmen und die Platine nicht so weit über den Nutzbereich hinausziehen. Ob eine so kleine Platine 4 Befestigungsschrauben braucht sei dahingestellt, aber das ist alles nur Kosmetik. viel Erfolg Hauspapa
Die Steckerposition von I2C und Buzzer könntest Du noch tauschen. Und für den Buzzer wieder Digitaltransistor oder Mosfet. Mosfet aber nicht zu gross, damit der uC das schnell genug treiben kann. Die Pins am UART1 Stecker sind mit RX4/TX4 angeschrieben. Finde das verwirrend. Ich nehme an das SJ1-3 Schalter/Jumper sind. Währe evtl. auch für BOOT1/2 eine Alternative. Wobei: Heissen die nicht eigentlich Boot0 und Boot1? Oder ist hier etwas anderes gemeint?Ein Schema währe vielleicht nicht verkehrt, sonst wird alles weitere Rätselraten. Ansonsten: Gut gemacht. Hauspapa
Einen hab ich noch: Du gehst mit allen Pins direkt nach draussen. Kein EMV Schutz, nichts gegen ESD usw. Kann man machen, sollte man aber Zeitlebens entsprechend vorsichtig behandeln. genug für jetzt Hauspapa
Da haben sich ja doch noch einige Kommentare gesammelt, vielen Dank!!! Den Vorschlag zu einer 4-lagigen Platine hatte ich bis jetzt ehrlich gesagt garnicht richtig in Erwägung gezogen. Meine erste Platine vor einem halben Jahr habe ich absichtlich ohne Polygone und 2-lagig gestaltet, damit ich nachträglich noch volle Zugriffsmöglichkeit habe und Fehler leicht beheben kann. Ich sehe jetzt gerade erst, das es preislich garnicht so einen großen Unterschied macht (<30€). Wie wird eine 4-lagig Platine denn üblicherweise gestaltet? z.B so: Bottom->GND-Polygon Mitte-1 3,3V-Bahnen Mitte-2 5V-Bahnen Top GND-Polygon. Für die Stromversorgung der Bauteile ziehe ich dann einfach ein via durch die Lagen und das wars? Hauspapa schrieb: > Du gehst mit allen Pins direkt nach draussen. Kein > EMV Schutz, nichts gegen ESD usw. Was meinst du damit? Hauspapa schrieb: > Die Steckerposition von I2C und Buzzer könntest Du noch tauschen. Sehr guter Einwand :) das macht wirklich Sinn! Hauspapa schrieb: > Die Pins am UART1 Stecker sind mit RX4/TX4 angeschrieben. Finde das > verwirrend. > > Ich nehme an das SJ1-3 Schalter/Jumper sind. Währe evtl. auch für > BOOT1/2 eine Alternative. Wobei: Heissen die nicht eigentlich Boot0 und > Boot1? Oder ist hier etwas anderes gemeint?Ein Schema währe vielleicht > nicht verkehrt, sonst wird alles weitere Rätselraten. Oh, die Stecker haben zuletzt eine neue Bezeichnung bekommen und dabei sind mir ein paar Tippfehler untergekommen, wahrscheinlich saß ich zu dem Zeitpunkt schon etwas zu lang am Layout... Ehrlich gesagt, macht es wohl wirklich Sinn die Boot-Pins auf Jumper zu ändern, das hängt mir wohl noch aus meiner Testphase drin...
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Florian K. schrieb: > > Bottom->GND-Polygon > Mitte-1 3,3V-Bahnen > Mitte-2 5V-Bahnen > Top GND-Polygon. > Normal eher: Signal + Bauteile GND Versorgung Signal Das Gute dabei ist ja, dass man dann keine Unterbrechungen in den Versorgungslagen hat. Für +3.3V und +5V dann halt zwei Polygone auf den einen Mittellayer. Was ist eigentlich der Grund für die redundanten Sensoren? Beziehungsweise, wie sollen die dann ausgewertet werden? Sind ja zwei Gyros, drei Accelerometer und zwei Kompasse. Sollen die alternativ eingesetzt werden oder ists besser zwei Signale zu verarbeiten?
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Hi, nimm dir mal einen Stift (oder ein Zeichenwerkzeug deiner Wahl) zur Hand und zeichne die verschiedenen Masseströme ein (sprich, tu mal so als wärst du der Strom und müsstest deinen Weg über diese Polygoninseln finden). Dir wird schnell bewusst werden welche Schleifen deine Ströme erzeugen. Ich konnte das auch lange wirklich glauben bis ich mein letztes Layout mit ähnlicher Masseführung und Schaltfrequenzen von knapp 25MHz vor mir liegen hatte. Sie funktioniert aber wehe man sieht sich die Ströme unter dem Oszi an ... für mich egal weil es "nur" Hobby ist aber schön geht anders. Schau dabei vor allem auch auf die Abblockkondensatoren, die sollten nicht einfach nur an + und GND angeschlossen werden sondern die Störeinflüsse, die aus dem µC kommen möglichst nicht in die Schaltung fließen lassen. Auf Deutsch -> beide Anschlüsse der Kondensatoren mit so kurzen Leitungen wir nur möglich an den µC. Aus diesem Grund haben eigentlich auch alle IC's + und GND Pins direkt nebeneinander, um dort möglichst direkt einen Kondensator anschließen zu können. Gruß
David Brandt schrieb: > Florian K. schrieb: >> >> Bottom->GND-Polygon >> Mitte-1 3,3V-Bahnen >> Mitte-2 5V-Bahnen >> Top GND-Polygon. >> > Normal eher: > Signal + Bauteile > GND > Versorgung > Signal Ich dachte GND kommt auf den Bottom-Layer, um die Platine bestmöglich "abzuschirmen"!? > Was ist eigentlich der Grund für die redundanten Sensoren? > Beziehungsweise, wie sollen die dann ausgewertet werden? > Sind ja zwei Gyros, drei Accelerometer und zwei Kompasse. > Sollen die alternativ eingesetzt werden oder ists besser zwei Signale zu > verarbeiten? Im Großen und Ganzen ist es für mich immer noch eine Testplatine, das Vorgängermodel funktionierte zwar schon hervorragend (alleine mit jeweils einem GYRO, ACC, MAG) aber ich möchte mir weitere Möglichkeiten offen halten, um zum Beispiel eine bessere Orientierung durch den Vergleich zweier Sensoren oder ähnliches berechnen zu können.. Ich habe die Sensoren eh noch hier, daher kostet es mich nichts zusätzlich diese ebenfalls zu bestücken... Borsty Bürste schrieb: > Hi, > > nimm dir mal einen Stift (oder ein Zeichenwerkzeug deiner Wahl) zur Hand > und zeichne die verschiedenen Masseströme ein (sprich, tu mal so als > wärst du der Strom und müsstest deinen Weg über diese Polygoninseln > finden). Ja das habe ich auch schon ähnlich gemacht, und im Vegleich zu meiner vorherigen Variante ohne Polygon ist es schon deutlich besser geworden. Vielleicht Schaden ein paar mehr Durchkontaktierungen aber wirklich nicht! :) > Dir wird schnell bewusst werden welche Schleifen deine Ströme erzeugen. > Ich konnte das auch lange wirklich glauben bis ich mein letztes Layout > mit ähnlicher Masseführung und Schaltfrequenzen von knapp 25MHz vor mir > liegen hatte. Sie funktioniert aber wehe man sieht sich die Ströme unter > dem Oszi an ... für mich egal weil es "nur" Hobby ist aber schön geht > anders. Für mich ist es inzwischen auch "nur noch" Hobby, also solange alles funktioniert und es keine dramatischen Aussetzter gibt, bin ich schon zufrieden! > Schau dabei vor allem auch auf die Abblockkondensatoren, die sollten > nicht einfach nur an + und GND angeschlossen werden sondern die > Störeinflüsse, die aus dem µC kommen möglichst nicht in die Schaltung > fließen lassen. Auf Deutsch -> beide Anschlüsse der Kondensatoren mit so > kurzen Leitungen wir nur möglich an den µC. Aus diesem Grund haben > eigentlich auch alle IC's + und GND Pins direkt nebeneinander, um dort > möglichst direkt einen Kondensator anschließen zu können. Ehrlich gesagt dachte ich, dass die ganzen Abblockkondensatoren einfach nur nah an die VCC-Pins müssen! Also das diese kurzzeitige "Minieinbrüche" im VCC-Pegel ausgleichen... Gibt immer viel zu Lernen :) Vielen Dank schon einmal für die vielen Hinweise!!!
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Florian K. schrieb: > David Brandt schrieb: >> Florian K. schrieb: >>> >>> Bottom->GND-Polygon >>> Mitte-1 3,3V-Bahnen >>> Mitte-2 5V-Bahnen >>> Top GND-Polygon. >>> >> Normal eher: >> Signal + Bauteile >> GND >> Versorgung >> Signal > > Ich dachte GND kommt auf den Bottom-Layer, um die Platine bestmöglich > "abzuschirmen"!? Das kann man tatsächlich machen, wenn es wirklich wirklich kritisch ist. Wenns so ein Problem ist sollte man aber auch oben eine Schirmung machen, das einzig kritische Bauteil bei Störeinstrahlung sind die Kompasse, die abschirmen machts aber natürlich nicht besser. Aber die Versorgungslagen in der mitte verhindern übersprechen zwischen Leiterbahnen, weil alle kapazitiven Effekte immer auf die "nahe" Versorgungslage bezogen sind. Zudem hat man so einen sehr durchgehenden GND Layer, was einen positiveren Effekt hat als das Abschirmen (in dieser Anwendung zumindest). > >> Was ist eigentlich der Grund für die redundanten Sensoren? >> Beziehungsweise, wie sollen die dann ausgewertet werden? >> Sind ja zwei Gyros, drei Accelerometer und zwei Kompasse. >> Sollen die alternativ eingesetzt werden oder ists besser zwei Signale zu >> verarbeiten? > > Im Großen und Ganzen ist es für mich immer noch eine Testplatine, das > Vorgängermodel funktionierte zwar schon hervorragend (alleine mit > jeweils einem GYRO, ACC, MAG) aber ich möchte mir weitere Möglichkeiten > offen halten, um zum Beispiel eine bessere Orientierung durch den > Vergleich zweier Sensoren oder ähnliches berechnen zu können.. > Ich habe die Sensoren eh noch hier, daher kostet es mich nichts > zusätzlich diese ebenfalls zu bestücken... Hätte mich jetzt mal interessiert wie ein Algorithmus aussieht, der aus zwei Sensoren ein sinnvolleres Signal macht. > > Borsty Bürste schrieb: >> Schau dabei vor allem auch auf die Abblockkondensatoren, die sollten >> nicht einfach nur an + und GND angeschlossen werden sondern die >> Störeinflüsse, die aus dem µC kommen möglichst nicht in die Schaltung >> fließen lassen. Auf Deutsch -> beide Anschlüsse der Kondensatoren mit so >> kurzen Leitungen wir nur möglich an den µC. Aus diesem Grund haben >> eigentlich auch alle IC's + und GND Pins direkt nebeneinander, um dort >> möglichst direkt einen Kondensator anschließen zu können. > > Ehrlich gesagt dachte ich, dass die ganzen Abblockkondensatoren einfach > nur nah an die VCC-Pins müssen! Also das diese kurzzeitige > "Minieinbrüche" im VCC-Pegel ausgleichen... Dabei gibts ja immer viele Regeln und oft kommt man davon ohne auch nur eine einzuhalten. 1. Abblockondensatoren hin 2. So kurz wie möglich anbinden 3. GND möglichst großflächig hinführen 4. Möglichst den Kondensator an die Versorgung anschließen und nicht den IC Pin So etwa der "Wichtigkeit" nach.
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So, nun habe ich nochmal möglichst viele Hinweise von euch überarbeitet. Vor allem auf die Verbindung des GND-Polygons unter dem STM32 in der Mitte habe ich geachtet! (Die direkten Verbindungen der GND-Pins (verursacht durch das GND-Polygon) einiger IC-s habe ich noch durch restrict-layer verhindert.) Ich habe mich nun doch erst einmal gegen die 4-lagige Realisierung entschieden, da ich auch nicht den Anspruch habe, diese Platine kommerziell zu vertreiben. Solange alles ausfallsicher funktioniert bin ich zufrieden! Eine Frage habe ich allerdings noch: Sollte ich, wie unten im LIPO-Stecker am PIN "SCL" angedeutet, immer mit einer dickeren Leitung auf die "Durchkontaktierung" zulaufen?
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Dafür das Du da einen Hundertpinner auf 2 Lagen entflechtest hast finde ich das Ergebnis durchaus gelungen. Die Versorgungsspannungen lassen sich dabei fast nie wirklich schön führen. So sind auch hier 5V und 3,3V immer gerade da wo man Platz für GND brauchen könnte, aber es wird wohl funtionieren. Viel Erfolg Hauspapa
Achja, was bisher vergessen wurde: Der HMC5883L (und vermutlich der LSM303DLHC auch) sollten keine Leiterbahnen unter sich haben. Datenblatt dazu: "Besides keeping all components that may contain ferrous materials (nickel, etc.) away from the sensor on both sides of the PCB, it is also recommended that there is no conducting copper under/near the sensor in any of the PCB layers." Ist wohl nicht zwingend notwendig, aber vielleicht fürs nächste Layout beachten.
Florian K. schrieb: > Ich habe mich nun doch erst einmal gegen die 4-lagige Realisierung > entschieden, da ich auch nicht den Anspruch habe, diese Platine > kommerziell zu vertreiben. Das ist ja auch nicht der Grund für eine vierlagige Leiterplatte, sondern die Betriebssicherheit.
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David Brandt schrieb: > Achja, was bisher vergessen wurde: > Der HMC5883L (und vermutlich der LSM303DLHC auch) sollten keine > Leiterbahnen unter sich haben. > Datenblatt dazu: "Besides keeping all components that may contain > ferrous materials (nickel, etc.) away from the sensor on both sides of > the PCB, it is also recommended that there is no conducting copper > under/near the sensor in any of the PCB layers." > > Ist wohl nicht zwingend notwendig, aber vielleicht fürs nächste Layout > beachten. Oh guter Hinweis! Das heißt die Powerleitungen vom HMC selbst hätten auch schon besser nicht unter dem Sensor gelegen?! ... schrieb: > Das ist ja auch nicht der Grund für eine vierlagige Leiterplatte, > sondern die Betriebssicherheit. Ja, ich hätte erwähnen können, dass ich vorher schon eine Bauteilgleiche Platine mit anderer Anordnung und ohne Polygone erstellt habe, welche Ausfallsicher gearbeitet hat. Aus dieser "Erfahrung" heraus nehme ich an, dass die jetztige Version erstrecht Betriebssicherheit bietet... (Layout der alten Version im Anhang, vermutlich gibt es Leute die mich dafür steinigen würden :) )
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