Moin,
ich hab da mal ne Frage ob es eine Möglichkeit gibt, bequem Records
(oder andere selbst definierte Datentypen) in den Ports einer entity zu
nutzen. Der Datentyp muss ja dem Modul, welches die entity instantiieren
möchte, bekannt sein. Eine Möglichkeit wäre also den Datentyp in ein
Package zu stecken, und dieses Package in beiden Dateien einzubinden. Um
mal die Möglichkeiten von VHDL genauer auszukundschaften stellt sich mir
jetzt die Frage: Geht das nicht auch ohne extra Package? Es sind ja auch
Deklarationen in einer entity erlaubt:
1 | entity blubber is
|
2 | Port(
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3 | A : out MyType_T
|
4 | );
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5 | type MyType_T is std_logic;
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6 | end blubber;
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Leider tut das nicht das gewünschte. An der Stelle wo der Port
deklariert ist, ist der Type leider noch nicht sichtbar.
Fällt noch jemanden was ein, wie das funktioniert, oder was man
ausprobieren könnte?
Gruß,
Waldi