VHDL: Signalzuweisung in for-loop

[Robert B. (rsb89)]

Hallo zusammen,

ich würde in VHDL Signale gern in einer for-loop einander zuweisen. 
Allerdings bekomme ich "Syntax error near loop". Hoffe hier kann mir 
jemand helfen, den Fehler zu finden.

entity subproduct_comp is
    Port ( a : in  STD_LOGIC;
           factor : in  STD_LOGIC_VECTOR (23 downto 0);
        subproduct : out STD_LOGIC_VECTOR (23 downto 0));
end subproduct_comp;

architecture Behavioral of subproduct_comp is

begin
    make_subproduct : for i in 0 to 23 loop
      subproduct(i) <= a AND factor(i);
    end loop make_subproduct;

end Behavioral;

Die Fehlermeldung ist folgende:
ERROR:HDLCompiler:806 - "K:/subproduct.vhd" Line 41: Syntax error near 
"loop".
ERROR:HDLCompiler:806 - "K:/subproduct.vhd" Line 43: Syntax error near 
"loop".
ERROR:HDLCompiler:841 - "K:/subproduct.vhd" Line 43: Expecting type 
void for <make_subproduct>.
ERROR:HDLCompiler:854 - "K:/subproduct.vhd" Line 38: Unit <behavioral> 
ignored due to previous errors.
VHDL file K:/subproduct.vhd ignored due to errors

[Marten W. (goldmomo)]

Das deine loop in keinen "Process" ist, brauchst du ein generate:

so sollte es gehen

   make_subproduct : for i in 0 to 23  generate
      subproduct(i) <= a AND factor(i);
    end generate make_subproduct;

[Leonard Lebewohl (Gast)]

Marten W. schrieb:
> Das deine loop in keinen "Process" ist, brauchst du ein generate:
>
> so sollte es gehen
>
>

>    make_subproduct : for i in 0 to 23  generate
>       subproduct(i) <= a AND factor(i);
>     end generate make_subproduct;
>

Das wird nicht gehen weil die typen beim AND nicht passen.

MfG

[Robert B. (rsb89)]

Danke, wieder etwas gelernt! ;)

[Mario (Gast)]

Anschlussfrage:

Ich habe:

entity irgendwas is
    Port ( mc_port_out_0 : out STD_LOGIC_VECTOR (7 downto 0);
           mc_port_out_1 : out STD_LOGIC_VECTOR (7 downto 0);
                      ...
           mc_port_out_14 : out STD_LOGIC_VECTOR (7 downto 0);
           mc_port_out_15 : out STD_LOGIC_VECTOR (7 downto 0));
end irgendwas;

also 16 Ports, kann man da was mit FOR bla GENERATE machen um das zu 
verkürzen???

[Marten W. (goldmomo)]

Ich glaube nicht, dass ein Generate in einer Entity funktioniert.
So ein Problem habe ich immer mit einem Package erschlagen (keine Ahnung 
ob das ein guter/richtiger Weg ist).

Package file:

package bla_package is

constant mc_port_count : integer := 16;
type mc_ports_t is array(0 to mc_port_count-1) of std_logic_vector(7 downto 0);

end bla_package;

Dann bei Bedarf benutzen:

...
...
use work.bla_package.all;
...

entity bla is
{
...
mc_ports : out mc_ports_t;
...
}
end entity;

[Mario (Gast)]

Das verkürzt es schon ganz gut.
Danke