hilfe warum ist DIN "undefiniert"

[reno k. (Firma: student) (rayes)]

ich probiere nur ein datenwort in dem FIFO (ip core)zu schreiben und 
benutze dafür eine state machine
hier ist der testbench:
bin dankbar für jeden vorschlag

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

COMPONENT fifo_generator_v9_3_0
  PORT (
    clk :   IN STD_LOGIC;
    rst :   IN STD_LOGIC;
    din :   IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    wr_en : IN STD_LOGIC;
    rd_en : IN STD_LOGIC;
    dout :  OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
    full :  OUT STD_LOGIC;
    empty : OUT STD_LOGIC
  );
END COMPONENT;
-- inputs
signal  clk :   STD_LOGIC ;--:= '0';
signal rst :    STD_LOGIC := '0';
--signal Rest:    STD_LOGIC :='0' ;
signal reset:   STD_LOGIC ;--= '0';
signal din :    STD_LOGIC_VECTOR(31 DOWNTO 0);
signal  wr_en : STD_LOGIC ;--= '0';
signal  rd_en : STD_LOGIC := '0';
--outputs
signal dout :   STD_LOGIC_VECTOR(31 DOWNTO 0);
signal full :   STD_LOGIC ;
signal empty:   STD_LOGIC ;
type state_type is (zustand_1,zustand_2,zustand_3,zustand_4,zustand_5);
signal zwischen_zustand ,naechst_zustand : state_type ;
--clock period definition
 constant clk_period : time := 20 ns;
begin
your_instance_name : fifo_generator_v9_3_0
  PORT MAP (
    clk => clk,
    rst => reset,
    din => din,
    wr_en => wr_en,
    rd_en => rd_en,
    dout => dout,
    full => full,
    empty => empty
  );
  --clock process definition
clk_process: process begin
   clk <= '0';
   wait for clk_period/2;
   clk <= '1';
   wait for clk_period/2;
end process;
     
rst_process: process begin
   reset <= '0';
   wait for clk_period;
   reset <= '1';
   wait for clk_period;
   reset <= '0';
   wait;   
end process;
t_1: process (clk,reset) begin
   if (reset='1') then
     --wait for 10 ns;
    rst<='1';
    --default state on reset.
   elsif (clk' event and clk ='1') then --rising_edge(clk)
     rst<='0';  
     rd_en <='0';          
    zwischen_zustand <= naechst_zustand ;   --state change.
   --naechst_zustand<= zustand_1;
   end if;
end process;
  --fsm process
     
t_2:  process (zwischen_zustand)
    begin
    case zwischen_zustand is
    when zustand_1 =>
    wr_en<='0';
    naechst_zustand <= zustand_2;
    when zustand_2 =>
    
    naechst_zustand <= zustand_3;
    when zustand_3 =>
    naechst_zustand <= zustand_4;
    when zustand_4 =>      
  if (full ='0') then 
    din <= X"deadbeef";
    naechst_zustand <= zustand_4;  
    wr_en <='1';
    else
   naechst_zustand <= zustand_5;
    wr_en <='1';
    end if;
    when zustand_5 =>  
    wr_en <='0';
    naechst_zustand <= zustand_5;
     end case;
     end process;  
end Behavioral;

aber bei der simulation ist der signal DIN undefiniert
was könnte der grund sein ?

[dito (Gast)]

Weiß jetzt nicht, ob es daran liegt: aber deine sensitivity list vom 
Prozess t_2 ist unvollständig.

[Jonas B. (jibi)]

Wo stimulierst du die Signale?

Gruß Jonas

[Leonard Lebewohl (Gast)]

Da das signal "full" im state zustand_4 '1' ist, wird din nicht 
zugewiesen.

MfG

[reno k. (Firma: student) (rayes)]

vielen Dank für die rückmeldung

ja das höre ich zum ersten mal  "sensititvity list "  und ich habe auch 
drüber gelesen aber ich kann es nicht nachvollziehen was das genau 
bedeutet
"in einem process muss mindestens ein signal aktiv sein sonst wird der 
process nicht bearbeitet "
könnte mir jemand an hand meinem Fehler vielleicht erklären ??

ich habe nur die zeile :din <= X"deadbeef";
im nächsten zustand geschrieben und ist jetzt  DIN nicht mehr 
undefiniert aber ob das jetzt die richtige lösung war ??

schönen Gruss

[berndl (Gast)]

das was du in deinem Eingangspost beschreibst ist weder eine Komponente, 
noch eine Testbench! Wo ist dein 'entity' statement? Hinweis: Eine TB 
hat eine Entity ohne Ein/Ausgaenge!

Rein formal fehlt in deinem t_2-Prozess noch das 'full' in der 
Sensitivity-Liste. Diese Sensitivity-Liste sagt dem Simulator (und nur 
dem), dass er diesen Prozess neu berechnen soll, wenn sich eines oder 
mehrere Signal in der Liste aendert. Wenn dann 'full' fehlt, dann 
'rechnet' der Simulator bei einer Aenderung halt nicht neu, eine 
Aenderung von 'full' wird halt erst bei der naechsten Berechnung 
beruecksichtigt (wenn sich 'zwischen_zustand' aendert).

[reno k. (Firma: student) (rayes)]

ja entitiy habe ich nur nicht mitkopiert aber auf tb ist schon drin :-)

also jetzt müsste ich nur das signal full in meinem process in der 
sensitivity list eingeben :
tb:process(full,zwischen_zustand)
jetzt zumindest habe ich verstanden was diese sensitivity list macht :-) 
danke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Das eigentliche Problem hat Leonard Lebewohl schon beschrieben.

reno kortes schrieb:
> ich habe nur die zeile :din <= X"deadbeef";
> im nächsten zustand geschrieben und ist jetzt  DIN nicht mehr
> undefiniert aber ob das jetzt die richtige lösung war ??
Tja, das kannst nur du wissen. Eine Testbench beschreibt die Hardware, 
die du hast. Wenn die im Zustand 5 an DIN etwas ausgibt, dann passt der 
Ansatz. Wenn nicht, dann ist die Testbench falsch...

[reno k. (Firma: student) (rayes)]

hallo ich bins wieder
jetzt habe ich eine state machine zum lesen geschrieben, brauch ich 
einen anderen clk zum lesen oder den selben nur mit anderem frequenz 
oder keinem???

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Das kannst nur du wissen. Kein anderer sonst kennt deine Aufgabe...

Der Fifo, den du oben im VHDL-Code hast, hat nur 1 Takt:

COMPONENT fifo_generator_v9_3_0
  PORT (
    clk :   IN STD_LOGIC;        ---<<<---- da isser, der einzige Takt....
    rst :   IN STD_LOGIC;
    din :   IN STD_LOGIC_VECTOR(31 DOWNTO 0);
    wr_en : IN STD_LOGIC;
    rd_en : IN STD_LOGIC;
    dout :  OUT STD_LOGIC_VECTOR(31 DOWNTO 0);
    full :  OUT STD_LOGIC;
    empty : OUT STD_LOGIC
  );

[reno k. (Firma: student) (rayes)]

ich habe zwei processe zum lesen geschrieben
die signale der fsm sind oben deklariert

t_6: process (clk) begin
 if (clk' event and clk ='1') then
 zwischen_status <= naechst_status;
 end if;
end process;

t_7: process (zwischen_status, empty) begin
  case (zwischen_status)is
  when status_1 =>
 if (empty ='0')then
 rd_en <='1';
 else
 wr_en <= '0';
end if;
 end case;
end process;

aber in der simulation habe ich nichts in meinem DOUT das ist mein 
erster versuch daten im fifo einzuschreiben und zu lesen. und es klappt 
noch nicht aber geht langsamm mit eure Hilfe :-)

hier ist meine Simulation