Über Conditions loopen (VHDL)

Ich mag mich irren, aber ich bezweifle, dass das irgendjemand will.

1

trg <= '1' when a == "111111111111111";

oder wenn man zu faul ist selbst die Einsen zu zählen:

1

trg <= '1' when to_integer(a) == 2^15-1;

(Syntax möglicherweise fehlerhaft)

Das warn ja 16 Bits, nicht 15. Also entsprechend erweitern.

Ich verstehe das Problem eher so:

In einem String "a" mit der Anzahl an Elementen "N" soll das erste 
Element mit dem Wert "1" gefunden werden, welches dann dem Index "i" 
entspricht.

>Ich verstehe das Problem eher so:

Dann verstehst Du es falsch.

Hi,
sorry, dann hab ich mich glaube ich zu undeutlich ausgedrückt. Ich 
wollte eigentlich nur ein einfaches Beispiel wählen um meine Frage 
auszudrücken. Klar, da gibts bestimmt einfachere Lösungen.
Ich wollte aber im Allgemeinen wissen, wie man einen Loop über 
Konditionen macht.
Mal ein (hoffentlich besseres) Beispiel:
Ich habe einen Multiplexer mit N (integer) Eingängen, der in 
Abhängigkeit von N den N-ten Eingang auf den Ausgang legt.
Bisher habe ich das immer (unelegant) folgendermaßen gemacht:

ausgang <= eingang0 when N = 0 else
           eingang1 when N = 1 else
           eingang2 when N = 2 else
                    ...
           eingangNmax when N = Nmax;

Also ich brauche 1. ziemlich viele Zeilen und
                 2. muss ich den Multiplexer immer wieder neu anpassen, 
wenn ich den Bereich für N (sprich Nmax) ändere.

Hallo ,
vielleicht hilft ja sowas

ausgang <= eingang(N) ;

dann must du nur zwei Signale anpassen.

Mfg

1

ausgang <= or ( (2**N) & {eingang0, eingang1, eingang2, .... }) ;

Erzeugt einen Vektor der Eingänge und maskiert die unerwünschten raus, 
so dass nur genau das Bit im Vektor 1 sein kann, dass durch N 
beschireben wird.

In diesem Vektor werden alle Bits verodert um sie einem Ausgang 
zuzuweisen.

Ist eingangN 1, so wird ausgang 1 zugewiesen, sonst 0.

Danke, ihr habt mir sehr geholfen!!

Lothar Miller schrieb:
> Das leider nicht, denn es wird dem Ausgang ein Vektor zugewiesen, in dem
> das entsprechende Bit gesetzt ist. Das ist nicht ganz das, was gewünscht
> war...

Da muss ich dir widersprechen.

Mit VHDL-2008 ist "or" als unärer Operator vor einem Vektor die 
or_reduce Funktion. Ergebnis ist ein std_logic und kein Vektor mehr.

Ich kannte den Operator aus Verilog und er existiert so seit 2008 zu 
VHDL wenn man Google glauben darf.

Maxx schrieb:
> Lothar Miller schrieb:
>> Das leider nicht, denn es wird dem Ausgang ein Vektor zugewiesen, in dem
>> das entsprechende Bit gesetzt ist. Das ist nicht ganz das, was gewünscht
>> war...
>
> Da muss ich dir widersprechen.
>
> Mit VHDL-2008 ist "or" als unärer Operator vor einem Vektor die
> or_reduce Funktion. Ergebnis ist ein std_logic und kein Vektor mehr.
>
> Ich kannte den Operator aus Verilog und er existiert so seit 2008 zu
> VHDL wenn man Google glauben darf.

Interessant, benötigt mn dazu das reduce package? 
http://www.vhdl.org/vhdlsynth/vhdl/reduce_pack.vhd

?

MfG,

Christian R. schrieb:
> Ich mach das oft so:
>

1

> --! Generated OR-Gate to OR-ing all the read registers

2

>   GenOr : Process(C2B_ReadData)

3

>     variable temp : std_logic_vector(31 downto 0);

4

>   Begin

5

>     temp := C2B_ReadData(0);

6

>     for i in 1 to MAX_READ_REG loop

7

>       temp := temp or C2B_ReadData(i);

8

>     end loop;

9

>     C2B_DATA <= temp;

10

>   End Process;

11

>

>
> Klappt natürlich für Bits in einem Vektor genauso.

Statt hangeschrieben kann man auch die Funktion or_reduce o.ä. aus dem 
package nehmen. 
http://www1.pldworld.com/@xilinx/html/technote/TOOL/MANUAL/15i_doc/fndtn/vhd/vhd10_3.htm

MfG

Fpga Kuechle schrieb:
> Interessant, benötigt mn dazu das reduce package?
> http://www.vhdl.org/vhdlsynth/vhdl/reduce_pack.vhd

Das kann ich dir leider nicht beantworten.
Selbst entwickel ich mit dem Xilinx WebPack unter Verilog und kenn VHDL 
nur ganz grob. Daher musste ich auch Onkel Google dazu befragen ob es 
den Operator überhaupt gibt.

Warum nicht einfach klassisch mit einer Konstanten vergleichen, also 
z.B.:

1

...

2

constant AND_COMPARE : std_logic_vector (GENERIC_WIDTH-1 downto 0) := (others => '1');

3

...

4

...

5

trg <= '1' when a /= AND_COMPARE else '0';

6

...

Erspart einem das ganze Package-Gedoens und ist auch unabhaengig davon, 
was fuer Tools/Plattformen ich benutzen will

> trg <= '1' when a /= AND_COMPARE else '0';

muss natuerlich ... when a = AND_COMPARE sein...

BTW:
das subject "Über Conditions loopen (VHDL)" ist mein canditate für den 
diesjährigen Denglisch-Contest des Forums ;-)