Hallo Leute,
Ich bin wie viele andere auch ein Neuling mit VHDL und soll für einen
Laborversuch ein 3-Bit Rechenwerk aufbauen, dass einen Addierer, einen
Subtrahierer, einen Multiplizierer und einen Dividierer beinhaltet und
über einen Multiplexer entsprechend der Steuersignale durchschaltet.
Dabei werden 2 3-Bit Werte eingelesen und als Zweierkomplement
"verwendet" (Wertebereich also -4 bis 3). Am Ausgang soll das Ergebnis
als 4-Bit Zahl ausgegeben und ebenfalls als Zweierkomplement dargestellt
werden (Wertebereich: -8 bis 7).
Bei der Multiplikation soll eine Berreichsüberschreitung im positiven
durch "1111" und im negativen durch "0000" dargestellt werden. Der
Dividierer soll keine Dezimalstellen anzeigen (Division mit Rest, ohne
den Rest anzuzeigen) aber eine eventuelle 0 am zweiten Ausgang abfangen.
Addierer, Subtrahierer und MUX funktionieren soweit, aber der
Multiplizierer und der Dividierer machen Probleme.
Dividierer
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 | use ieee.numeric_std.all;
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4 |
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5 | entity Labor_Aufgabe_4_Div is
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6 | port(
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7 | a,b : in std_logic_vector (2 downto 0);
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8 | y : out std_logic_vector(3 downto 0)
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9 | );
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10 | end entity Labor_Aufgabe_4_Div;
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11 |
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12 | architecture behav of Labor_Aufgabe_4_Div is
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13 | signal aint,bint : unsigned(3 downto 0);
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14 | signal sum : unsigned(3 downto 0);
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15 |
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16 | begin
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17 |
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18 | aint <= unsigned (a(2)&a);
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19 | bint <= unsigned (b(2)&b);
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20 |
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21 | Div : process(sum) is
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22 | begin
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23 | if b /= "000" then
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24 | sum <= aint / bint;
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25 | y <= std_logic_vector(sum);
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26 | else
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27 | y <= "1111";
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28 | end if;
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29 | end process;
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30 |
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31 | end architecture;
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ich kriege bei der Simulation teils Dont cares raus, was ich mir noch
nicht so richtig erklären kann. Auch die "normalen" Ergebnisse stimmen
nicht ganz.
Wo liegt mein Denkfehler?
Der Multiplizierer funktioniert prinzipiell auch allerdings krieg ich es
nicht auf die Reihe die Berauchsüberschreitung aufzustellen. Ich hab
schon verschiedenste IF-Else-Verzweigungen zusammengeschrieben, aber
bisher kam nur Mist dabei heraus.
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
|
3 | use ieee.numeric_std.all;
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4 |
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5 | entity Labor_Aufgabe_3_Mult is
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6 | port(
|
7 | a,b : in std_logic_vector (2 downto 0);
|
8 | y : out std_logic_vector(3 downto 0)
|
9 | );
|
10 | end entity Labor_Aufgabe_3_Mult;
|
11 |
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12 | architecture behav of Labor_Aufgabe_3_Mult is
|
13 | signal aint,bint : unsigned(2 downto 0);
|
14 | signal sum : unsigned(5 downto 0);
|
15 |
|
16 | begin
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17 |
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18 | aint <= unsigned (a);
|
19 | bint <= unsigned (b);
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20 | sum <= aint * bint;
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21 |
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22 | y <= std_logic_vector(sum(3 downto 0));
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23 |
|
24 | end architecture;
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So sieht das ganze bis jetzt aus (ohne Bereichsgrenzen). Außerdem können
nur 4 Bit am ausgang dargestellt werden, was einige Ergebnisse
verfälscht.
Ich würde mich über Denkanstöße mehr freuen als über Komplettlösungen,
da ich die Berschreibung auch gerne verstehen möchte und daher möglichst
viel selbst machen will. Deswegen sind Algorithmen wie der Dividierer
von lkmiller für mich eher unpassend.
Vielen Dank im Voraus
Grüße Thomas
Randinformation:
Software: Lattice Diamond 2.2
PLD: Lattice MachX02
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