VHDL ERROR 10028

[Elvir È. (elvir)]

Hallo liebe Community

In der Schule "bauen" wir gerade an einer VGA-Ansteuerung für einen 
Monitor in der Auflösung von 800x640. Dazu müssen wir zuerst ein timing 
bauen damit sich das Board und der Monitor "verstehen" ich glaube ihr 
wisst da eh mehr als ich :-)

Ich habe folgendes Design geschrieben:

------------------------------------------------------------------------------------
--Design  : Altera DE0 Board
------------------------------------------------------------------------------------

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.std_logic_arith.ALL;
use ieee.std_logic_unsigned.ALL;

use work.de0_const_pkg.ALL;

entity vga is
  port (
  RESET_n : in std_logic;
        CLK     : in std_logic;
  Hsync   : out std_logic;
  Vsync   : out std_logic
    );
end vga;

architecture rtl of vga is 
  type state_type is (ST_E, ST_B, ST_C, ST_D, ST_P, ST_Q, ST_R, ST_S);
  signal state : state_type;
  
  signal var_b : integer range 0 to 188;
  signal var_c : integer range 0 to 94;
  signal var_d : integer range 0 to 1528;
  signal var_e : integer range 0 to 49;
  
  signal var_p : integer range 0 to 3;
  signal var_q : integer range 0 to 51;
  signal var_r : integer range 0 to 762;
  signal var_s : integer range 0 to 17;
  
  
begin

H_Counter: process(RESET_n,CLK)
  --          ______________________          ________
  -- ________|        VIDEO         |________| VIDEO (next line)
  -- |-C-|----------D-----------|-E-|

  -- __   ______________________________   ___________
  -- |_|                              |_|
  -- |B|
  -- |---------------A----------------|

  -- B.. Hsync (Sync pulse lenght)
  -- C.. Back porch
  -- D.. Active video time
  -- E.. Front porch
  
  begin
    
    if(RESET_n = '0') then  
      
    elsif(CLK'event and CLK = '1') then
    

      case state is

        when ST_B =>
        Hsync <= '1';
        if (var_b < 188) then
          var_b <= (var_b +1);
        end if;
        state <= ST_C;

        when ST_C =>
        Hsync <= '0';  
        if (var_c < 94) then
          var_c <= (var_c +1);
        end if;
        state <= ST_D;

        when ST_D =>
        Hsync <= '0'; 
        if (var_d < 1528) then
          var_d <= (var_d +1);
        end if;
        state <= ST_E;

        when ST_E =>
        Hsync <= '0'; 
        if (var_e < 49) then
          var_e <= (var_e +1);
        end if;
        state <= ST_B;
        
        when others => null;
        
    end case;
    end if;
  end process H_Counter;

V_Counter: process(RESET_n,CLK)
  --           ______________________          ________
  --  ________|        VIDEO         |________|  VIDEO (next frame)
  --      |-Q-|----------R-----------|-S-|

  --  __   ______________________________   ___________
  --    |_|                              |_|
  --    |P|
  --    |---------------O----------------|
  
  -- P.. Vsync (Sync length)
  -- Q.. Back porch
  -- R.. Active video time
  -- S.. Front porch

  begin    
    if(RESET_n = '0') then  
      
    elsif(CLK'event and CLK = '1') then
    
    case state is

      when ST_P =>
      Vsync <= '1';
      if (var_p < 3) then
        var_p <= (var_p +1);
      end if;
      state <= ST_Q;

      when ST_Q =>
      Vsync <= '0';  
      if (var_q < 51) then
        var_q <= (var_q +1);
      end if;
      state <= ST_R;

      when ST_R =>
      Vsync <= '0';   
      if (var_r < 762) then
        var_r <= (var_r +1);
      end if;
      state <= ST_S;

      when ST_S =>
      Vsync <= '0'; 
      if (var_s < 17) then
        var_s <= (var_s +1);
      end if;
      state <= ST_P;
      
      when others => null;

    end case;
    end if;
  end process V_Counter;
end rtl;

Ich bekomme folgenden Fehler:
VHDL Error (10028): Can't resolve multiple constant drivers for net 
"state.ST_B" at timing.vhd
und das für jedes state

Woran liegt das? Ich bitte um Lösungsvorschläge.

Mit freundlichen Grüßen

[Leonard Lebewohl (Gast)]

   -- ...
   if RESET_n = '0' then
    --hier fehlenn die inits für state , vsync, etc.
    elsif (CLK'event and CLK = '1') then
    case state is
   -- ...

[Sigi (Gast)]

Du verwendest für beide Prozesse (h_count,v_count)
das Signal "state", erlaubt ist aber max. ein Prozess.
Führe einfach "hstate" bzw. "vstate" ein.

[Leonard Lebewohl (Gast)]

Ihr habt zwei statemachines die jeweils von einem process (H_counter 
resp V_counter)  getrieben werden, aber nur ein signal für den 
Zustandsvektor

  type state_type is (ST_E, ST_B, ST_C, ST_D, ST_P, ST_Q, ST_R, ST_S);
  signal state : state_type;

Meines Erachtens braucht ihre zwei signal + typdeklaration

  type state_h_type is (ST_E, ST_B, ST_C, ST_D);
  type state_v_type is   (ST_P, ST_Q, ST_R, ST_S);

  signal state_h : state_h_type;
  signal state_v : state_v_type;

Dann sind die processe entsprechend umzuschreiben, das die nur das 
zugeordnete state_h resp state_v setzen.

MfG

[Elvir È. (elvir)]

Danke für die schnellen Antworten!

Ich habe das jetzt so gemacht:

  type state_type is (ST_E, ST_B, ST_C, ST_D, ST_P, ST_Q, ST_R, ST_S);
  signal hstate : state_type;
  signal vstate : state_type;

Das Kompilieren funktioniert schon fehlerfrei :-)

Mit freundlichen Grüßen

[Leonard Lebewohl (Gast)]

Eure zähler var_? werden nie zurückgesetzt. Üblicherweise bauten man 
zwei zahler v_count und hcount und eine handvoll komperatoren die 
entsprechenden die datenausgange, vsync und hsync treiben und die beiden 
counter zurücksetzen.

Da gibt es hunderte FPGA-VGA-controller im netz, wo ihr nachschauen 
könnt.

[Elvir È. (elvir)]

Danke für deine Antwort

Ich habe es so geschrieben, jedoch funktioniert es nicht:

when ST_B =>
        Hsync <= '1';
        if (var_b < 188) then
          var_b <= (var_b +1);
        end if;
        var_b <= '0';
        hstate <= ST_C;

Wie geht es richtig?

Mit freundlichen Grüßen

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Elvir Ègalo schrieb:
> Ich habe es so geschrieben, jedoch funktioniert es nicht:
Ist jetzt Ratestunde, oder wie? WAS funktioniert nicht?


VHDL ist keine so implizite "Programmiersprache" wie z.B. C, wo man fast 
ungestraft alles auf alles abbilden kann (sogar einen Float auf einen 
Bool). VHDL hat eine sehr strenge Typverwaltung.

        var_b <= '0';

Du kannst dem Integer var_b nicht ein einzelnes Bit '0' zuweisen...


Elvir Ègalo schrieb:
> Wie geht es richtig?
Nimm statt der alten

use ieee.std_logic_arith.ALL;
use ieee.std_logic_unsigned.ALL;

besser die

use ieee.numeric_std

Siehe den Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"
Und dann merk dir die Konvertierungen und du hast ausgesorgt:
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std