Flankenerkennung von positiver & negativer Flanke

[Fellap (Gast)]

Hallo,

ich wuerde gerne auf die positive und negative Flanke eines 
Eingangssignals reagieren...

Nun habe ich hier einen Code von Lothar Millers Seite, welchen ich nur 
etwas abgeaendert...

Habe mal 2 Varianten gepostet:

Variante 1:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity FSM_AsyncInp is
    Port ( clk  : in  STD_LOGIC;
           inp  : in  STD_LOGIC;
           outp : out STD_LOGIC_VECTOR (1 downto 0));
end FSM_AsyncInp;

architecture Behavioral of FSM_AsyncInp is
signal state : std_logic_vector (1 downto 0) := "00";
begin
   process begin
      wait until rising_edge(clk);
      case (state) is 
         when "00" => if (inp='0') then state<="01"; end if;
      -- when "01" => if (inp='1') then state<="10"; end if;
         when "01" => if ((inp'event and inp = '0') or (inp'event and inp = '1'))  then state<="10"; end if; --ist das moeglich?
         when "10" => state<="00";
      end case;      
   end process;
   outp <= state;
end Behavioral;

Wie auf Lothar Millres Site 
(http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren) kann 
es hier nun ja zu dem Zustand "11" gelangen drum dachte ich mir, vll ist 
Variante 2 besser???

Variante 2

  process (BTN0,clk)
  begin
  if clk'event and clk = '1' then
    case (state_button) is
    when "00" => if (BTN0 = '0') then state_button <= "01"; end if;
    when "01" => if BTN0'event and BTN0 = '1' then state_button <= "11"; else state_button <= "10";  end if;
    when "10" => if BTN0'event and BTN0 = '0' then state_button <= "11"; else state button <= "00"; end if;    
     when "11" => state_button <="00"; save_cnt <= select_cntMSECs10;
      when others => Null;
    end case;
  end if;
  end process;

Vielen Gruesse,

Fellap

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Nun habe ich hier einen Code von Lothar Millers Seite, welchen ich
> nur etwas abgeaendert...
Allerdings komplett ohne jeglichen Plan...   :-o

> Habe mal 2 Varianten gepostet:
Du kannst beide Varianten in die Tonne hauen. Sie werden beide nicht in 
Hardware umsetzbar sein.
Wie wird in VHDL ein Takt beschrieben? Richtig: mit 'event. Blöderweise 
ist aber in der Funktion rising_edge() schon ein 'event drin und so 
beschreibst du hier ein "Triple-Clock-Flipflop":

      wait until rising_edge(clk);   -- !!! DER ALLEREINZIGSTE TAKT !!!
      case (state) is 
         when "00" => if (inp='0') then state<="01"; end if;
      -- when "01" => if (inp='1') then state<="10"; end if;
         when "01" => if ((inp'event and inp = '0') or (inp'event and inp = '1')) --- !!! Hoppala: noch zwei Takte !!!

Und so ein Bauteil gibt es nicht, nirgends, niemals. Schon aus dem 
Grund, weil nie zwei Takte (clk und inp) gleichzeitig kommen können.

Also: du hast ein grundlegendes Problem. VHDL ist eine 
Hardware-Beschreibungs-Sprache, das heißt du musst dir eine Hardware 
vorstellen/aufzeichnen/skizzieren/ausdenken und die dann anschließend 
mit VHDL beschreiben. Das funktioniert bei dir offenbar noch nicht.

Leih dir das Buch VHDL-Synthese von Reichardt&Schwarz aus und sieh dir 
die Beschreibungen und die zugehörigen Syntheseergebnisse an. Vielleicht 
geht dann ein Licht auf...

> ich wuerde gerne auf die positive und negative Flanke eines
> Eingangssignals reagieren...
Sieh dir das mal an. Ganz unten ist das, was du brauchst:
http://www.lothar-miller.de/s9y/categories/18-Flankenerkennung
Und diese Flankenerkennung muss nicht in deine FSM, die kann ruhig 
nebenher laufen, das ist ja nur ein Schieberegister. Kannst du dir das 
vorstellen?

[Franz (Gast)]

Lothar Miller schrieb:
> Und so ein Bauteil gibt es nicht, nirgends, niemals.

Naja. Machbar ist das schon als Bauteil. Vielleicht kommt das 
irgendwann? :)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Franz schrieb:
>> so ein Bauteil gibt es nicht, nirgends, niemals.
> Naja. Machbar ist das schon als Bauteil.
Sag niemals nie...  ;-)

> Vielleicht kommt das irgendwann?
Es muss nur oft genug in VHDL-Beschreibungen auftauchen.
Evtl. wird das vom Synthesizer an den Hersteller gemeldet wenn einer so 
ein Bauteil braucht, und wenn dann die kritische Masse überschritten ist 
baut Xilinx mal ein paar (10 Stück oder so) von diesen Flipflops in ein 
FPGA ein...

[Fpgakuechle K. (Gast)]

Franz schrieb:
> Lothar Miller schrieb:
>> Und so ein Bauteil gibt es nicht, nirgends, niemals.
>
> Naja. Machbar ist das schon als Bauteil. Vielleicht kommt das
> irgendwann? :)

Nö, 'event meint einen einzelnen Zeitpunkt kein -intervall. Und dann 
soll ein zweites Signal genau zu dem selben Zeitpunkt ein ereigniss 
aufweisen?! Das würde ja eventuell noch angehen. Allerdings sind diese 
Signale kausal verknüpft. Weil das eine Signal sich ändert, soll das 
andere Signal sich im selben Moment verändert. Am identischen Ort würde 
das noch funktionieren, aber nicht an zwei verschieden Orten. Das 
verletzt die Grundgesetze des Universums.

MfG

[Fellap (Gast)]

Lothar Miller schrieb:
> Leih dir das Buch VHDL-Synthese von Reichardt&Schwarz aus und sieh dir
> die Beschreibungen und die zugehörigen Syntheseergebnisse an. Vielleicht
> geht dann ein Licht auf...

Wird das Christkind vorbeibringen :)

Lothar Miller schrieb:
>> ich wuerde gerne auf die positive und negative Flanke eines
>> Eingangssignals reagieren...
> Sieh dir das mal an. Ganz unten ist das, was du brauchst:
> http://www.lothar-miller.de/s9y/categories/18-Flankenerkennung
> Und diese Flankenerkennung muss nicht in deine FSM, die kann ruhig
> nebenher laufen, das ist ja nur ein Schieberegister. Kannst du dir das
> vorstellen?

Klasse. So habe ich mir das vorgestellt - Vielen Dank!!!