Quartus Pin Planner fehlende Pins

[Andi (Gast)]

Hallo,

ich bin gerade dabei ein Beispiel aus der Vorlesung auf einem FPGA 
(Cyclone 3 EP3C16F484) aufzuspielen. Dieser FPGA befindet sich auf einem 
Development Board von Altera.

Konkret soll ein Schieberegister (shift.vhd) programmiert werden, 
welches auf dem Board ein LED-Lauflicht erzeugt. Dabei soll der Takt 
über einen Taster erzeugt werden, der entprellt wird (entpreller.vhd). 
Der VHDL-Code müsste passen.

Die einzelnen Code-Bausteine werden in Blockschaltbildern 
zusammengefasst, deren Signale dann im Pin Planner zugewiesen werden 
sollen. Jetzt habe ich das Problem, dass mir im Pin Planner nur die Pins 
meiner Top Entity (shift) angezeigt werden. Wie kann ich es schaffen, 
dass auch die Eingänge der anderen beiden VHDL-Codes (enpreller.vhd und 
CLK_DIV_50MHz_25MHz_100Hz.vhd) im Pin Planner angezeigt werden?

Die VHDL-Codes sowie ein Screenshot des Blockschaltbilds und des Pin 
Planners sind im Anhang.

Vielen Dank schon mal im Voraus für Eure Hilfe

Andi

[Marius W. (mw1987)]

Top-Level richtig gesetzt?

Gruß
Marius

[Andi (Gast)]

Marius Wensing schrieb:
> Top-Level richtig gesetzt?

Was meinst du damit genau bzw wie macht man das?

Andi

[Marius W. (mw1987)]

Du wirst doch irgendeine Datei in deinem Projekt haben, in der das 
Top-Level definiert ist. Da klickste dann drauf (Rechtsklick) und sagst: 
"Set as top-level entity" oder so ähnlich.

Gruß
Marius

[Andi (Gast)]

Marius Wensing schrieb:
> Du wirst doch irgendeine Datei in deinem Projekt haben, in der das
> Top-Level definiert ist. Da klickste dann drauf (Rechtsklick) und sagst:
> "Set as top-level entity" oder so ähnlich.

Beim Anlegen des Projekts habe ich shift als Top Entity angegeben. War 
das ein Fehler?

Wenn ich jetzt nachträglich auf Block1 durch Rechtsklick als Top Entity 
setze und danach auf Start->start analysis and synthesis klicke, kommt 
unten die Fehlermeldung:

Error (275029): Incorrect connector style at port "d_out[9..0]" for 
symbol "inst3" of type shift
Error (12153): Can't elaborate top-level user hierarchy
Error: Quartus II 64-Bit Analysis & Synthesis was unsuccessful. 2 
errors, 0 warnings
  Error: Peak virtual memory: 498 megabytes
  Error: Processing ended: Wed Dec 18 09:32:14 2013
  Error: Elapsed time: 00:00:02
  Error: Total CPU time (on all processors): 00:00:02

Was mache ich falsch? Soll ich das Projekt nochmal neu anlegen und dabei 
gleich als Top Entity Block1 angeben?

Andi

[Andi (Gast)]

Also hab es geschafft. Hab das Projekt nochmal neu angelegt und diesmal 
als Entity Block1 angegeben. Die oben gezeigte Fehlermeldung kam dann 
zwar trotzdem. Aber die kam ja auch zurecht, weil ich den Ausgang noch 
nicht als Bus gezeichnet und beschriftet habe.

Dann werd ich es in Zukunft jetzt bei der Programmierung mit den 
Blockschaltbildern wohl immer so machen, dass ich den Namen des 
Blockschaltbildes gleich beim Anlegen des Projekts als Top-Entity 
definiere.

Andi

[Marius W. (mw1987)]

Andi schrieb:
> Dann werd ich es in Zukunft jetzt bei der Programmierung mit den
> Blockschaltbildern wohl immer so machen, dass ich den Namen des
> Blockschaltbildes gleich beim Anlegen des Projekts als Top-Entity
> definiere.

Oder du lernst direkt was vernünftiges und beschreibst auch deine 
Top-Level-Entities direkt in VHDL/Verilog.

Gruß
Marius