RS-232 Sendemodul

[Johannes B. (beyjoh)]

Hallo allerseits, ich möchte kurz gesagt einen Prozess realisieren, der 
per RS232 Daten versendet. Ich hab also einfach mal drauf los gemacht 
und unten seht ihr was dabei herausgekommen ist. Problem ist jetzt 
folgendes. Wenn ich eine einfache Behavioral Sim mache (ohne 
Testbench-Datei) scheint alles zu funktionieren. Jetzt hab ich mal eine 
Testbench geschrieben, aber alle Ausgänge behalten in der Simulation 
frech einfach ihre Werte, als würde nichts passieren.

Also ich würde mich freuen wenn der ein oder andere mal rüberguckt, 
Tipps oder Vorschläge zum Fehler oder auch allgemeiner Natur hat. Danke 
soweit :)

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity rs232 is
  generic( FTeiler_Vorwahl: natural := 433 );                -- (Takt/BAUD)-1 { (50 MHz/115.200)-1 = 433 }
  port(    clk:      in STD_LOGIC;                      -- Basistakt (50 MHz)
        Res:      in STD_LOGIC;                      -- Reset
        TxD_in:    in STD_LOGIC_VECTOR(7 downto 0);          -- Eingang f. zu sendenden Wert
        TxD_Start:  in STD_LOGIC;                      -- Eingang zum Start der Übertragung
        TxD:      out STD_LOGIC;                      -- Ausgang TxD
        TxD_Busy:  out STD_LOGIC );                    -- Ausgang f. z.B. Sende-LED
end rs232;

architecture Behavioral of rs232 is
  signal Intclk: STD_LOGIC := '0';                        -- interner Takt f. Sendeprozess
  signal vTxD_Start: STD_LOGIC := '0';                    -- Variable zur Erkennung einer st. Taktflanke
  signal BitCount: natural range 0 to 10 := 10;              -- Zählvariable (10 steht für warten)
  signal TxD_Buffer: STD_LOGIC_VECTOR(9 downto 0) := "1111111111";  -- Datenpuffer (+ Start- u. Stopbit)
begin
  
  
  -- Sendeprozess
  Sender:  process(Res, Intclk)
          --variable vTxD_Start: STD_LOGIC := '0';                      -- Variable zur Erkennung einer st. Taktflanke
          --variable BitCount: natural range 0 to 10 := 10;                -- Zählvariable (10 steht für warten)
          --variable TxD_Buffer: STD_LOGIC_VECTOR(9 downto 0) := "1111111111";  -- Datenpuffer (+ Start- u. Stopbit)
        begin
          
          if Res='1' then  -- Reset?
          
            TxD      <= '1';
            TxD_Busy    <= '0';
            vTxD_Start  <= '0';
            BitCount    <= 10;                    -- 10 steht für warten
            TxD_Buffer  <= "1111111111";
          
          elsif(Intclk'event and Intclk='1') then
          
            -- steigende Flanke von Start erfassen
            if(TxD_Start='1' and vTxD_Start='0') then
            
              -- Übertragung soll gestartet werden:
              -- Zählvariable wird gesetzt und Puffer beschrieben
              
              BitCount    <= 0;
              TxD_Buffer   <= '1' & TxD_in & '0';        -- Stopbit & Datenbits & Startbit
              TxD_Busy    <= '1';
              
            elsif(BitCount < 10) then
              
              TxD <= TxD_Buffer(BitCount);
              
              if(BitCount = 9) then
                -- letztes Bit gesendet, alles zurücksetzen
                
                BitCount   <= 10;
                TxD_Buffer   <= "1111111111";
                TxD_Busy    <= '0';
              
              else
              
                BitCount <= BitCount+1;
                
              end if;
            end if;
            
            vTxD_Start <= TxD_Start;
          
          end if;
        
        end process Sender;

  
  -- Frequenzteiler
  FTeiler:  process(Res, clk)
          variable zaehl: natural range 0 to FTeiler_Vorwahl-1;
        begin
          if Res='1' then  -- Reset?
          
            zaehl := FTeiler_Vorwahl-1;
            Intclk <= '0';
            
          elsif(clk'event and clk='1') then
          
            Intclk <= '0';
            if zaehl = 0 then
            
              zaehl := FTeiler_Vorwahl-1;
              
            elsif zaehl > (FTeiler_Vorwahl-1)/2 then
            
              zaehl := zaehl-1;
              Intclk <= '1';
            
            else
              
              zaehl := zaehl-1;
            
            end if;
          
          end if;
        end process FTeiler;
  
end Behavioral;

[Fpgakuechle K. (Gast)]

Johannes Beyer schrieb:
> Wenn ich eine einfache Behavioral Sim mache (ohne
> Testbench-Datei) scheint alles zu funktionieren.

??? Simulation ohne  Testbench (aka Stimuli) ???


> Jetzt hab ich mal eine
> Testbench geschrieben, aber alle Ausgänge behalten in der Simulation
> frech einfach ihre Werte, als würde nichts passieren.

Mglw. passiert auch nichts in deiner Testbench. Da die Testbench nicht 
vorliegt kann man nichst dazu sagen. Mit welchen Kommandos hast du die 
Simulation gestartet?

Dann sollte man sich mal die Variable zähl anschauen ob sich da was in 
der gewünschten Art und Weise tut.

MfG

[Johannes B. (beyjoh)]

Ohne Testbench, indem ich einfach die Behavorial Simulation, halt ohne 
vorher eine Testbench zu erstellen, starte. Im Simulator muss man dann 
halt alle Signale manuell setzen. Und so funktioniert es scheinbar auch.

Anschließend habe ich folgende Testbench geschrieben. Die Eingänge 
werden in der Simulation auch wie gewünscht gesetzt. Die Ausgänge 
reagieren jetzt aber plötzlich überhaupt nichtmehr..


Testbench:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 
ENTITY Test_Beh IS
END Test_Beh;
 
ARCHITECTURE behavior OF Test_Beh IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
 
    COMPONENT rs232
    PORT(
         clk : IN  std_logic;
         Res : IN  std_logic;
         TxD_in : IN  std_logic_vector(7 downto 0);
         TxD_Start : IN  std_logic;
         TxD : OUT  std_logic;
         TxD_Busy : OUT  std_logic
        );
    END COMPONENT;
    

   --Inputs
   signal clk : std_logic := '0';
   signal Res : std_logic := '0';
   signal TxD_in : std_logic_vector(7 downto 0) := (others => '0');
   signal TxD_Start : std_logic := '0';

   --Outputs
   signal TxD : std_logic;
   signal TxD_Busy : std_logic;

   -- Clock period definitions
   --constant clk_period : time := 10 ns;
 
BEGIN
 
  -- Instantiate the Unit Under Test (UUT)
   uut: rs232 PORT MAP (
          clk => clk,
          Res => Res,
          TxD_in => TxD_in,
          TxD_Start => TxD_Start,
          TxD => TxD,
          TxD_Busy => TxD_Busy
        );



  Res <=  '0', 
        '1' after 20 us,
        '0' after 21 us;
  
  
  -- Sendedauer (1/115200 = 8.68 us)
  TxD_in <=  "11111111",
          "00100100" after 1.4 us,
          "11011011" after 1.8 us,
          "00000000" after 12.1 us,
          "10110010" after 22 us,
          "11111111" after 25 us;
          
  TxD_Start <=  '0',
            '1' after 1.5 us,
            '0' after 1.6 us,
            '1' after 10 us,
            '0' after 12 us,
            '1' after 22.1 us,
            '0' after 25 us;


  process
  begin
    clk <= '0';
    wait for 10 ns;
    clk <= '1';
    wait for 10 ns;
  end process;

   -- Clock process definitions
   --clk_process :process
   --begin
  --  clk <= '0';
  --  wait for clk_period/2;
  --  clk <= '1';
  --  wait for clk_period/2;
   --end process;
 

   -- Stimulus process
   --stim_proc: process
   --begin    
      -- hold reset state for 100 ns.
      --wait for 100 ns;  

      --wait for clk_period*10;

      -- insert stimulus here 

      --wait;
   --end process;

END;

[PittyJ (Gast)]

Nur mal so als Frage: warum hast du zaehl als Variable implementiert?

  variable zaehl: natural range 0 to FTeiler_Vorwahl-1;

Ich hätte wohl ein Signal genommen. Was spricht für die Variable?

[Johannes B. (beyjoh)]

Ohne besonderen Grund. Was spricht für ein Signal?

[Fpgakuechle K. (Gast)]

Johannes Beyer schrieb:
> Ohne besonderen Grund. Was spricht für ein Signal?

Es ist ein signal. Zaehl ist ein digitaler counter, also ein paar FF mit 
Drähten zur Verteilung der elektrischen Signale. Elektrische Signale 
sind nicht unendlich schnell sondern haben eine gewisse 
Verzögerungszeit. Dementsprechend behandelt sie auch der Simulator, es 
wird nicht nur der Wert simuliert (berechnet) sondern auch das zeitliche 
Verhalten. So wird ein neu berechneter Wert erst am ende eines prozesses 
zugewiesen, bei einer variablen sofort.

Es gibt eine einfache Faustregel für die Verwendung von Variablen:
Benutze keine Variablen!

Wenn man einige Erfahrung hat und VHDL soweit versteht, das man keine 
Faustregeln mehr braucht, dann kann man sie in Testbenches verwenden. 
Wenn Du zaehl für den process kapseln willst, dann schreib das in einen 
Block:

architecture abc of xyz is
signal something: std_logic;
--
--in der gesamten architecture sichtbare signale
begin

b_teiler:block is
 signal lokaler_zahler: std_logic_vector(7 downto 0);
begin
 process(clk)
 begin
 --
 end process;
end block b_teiler;
end architecture;

[Achim S. (Gast)]

du legst erst nach 20us einen Reset an, bis dahin sind Teile deiner 
Signale/Variablen auf einem undefinierten Wert.

Nach dem Reset ist alles in einem definierten Zustand, und du versuchst 
mit IntCLK eine Flankenerkennung auf TXDStart zu machen. IntCLK hat aber 
eine Periode von 8,6µs, der High-Puls auf TXDSTart ist nur 2,9µs lang -> 
du verpasst den Highpuls auf TXDStart uns startest nie den Transmitter. 
Deshalb tut sich nichts an den Ausgängen.

Johannes Beyer schrieb:
> Was spricht für ein Signal?

z.B. dass man bei der Simulation das folgende Problem vermeidet:

WARNING: Simulation object /test_beh/uut/:FTeiler/zaehl was not 
traceable in the design for the following reason:
ISim does not yet support tracing of VHDL variables.

Du kannst dir in einer Simulation nicht nur die Ausgänge sondern auch 
die internen Signale anschauen. Damit verstehst du auch sofort, warum 
sich die Ausgänge in deiner Simulation nicht ändern. (Interne Variablen 
lassen sich hingegen zumindest in meiner ISIM-Version nicht anzeigen.)



Unabhängig von den Simulationsproblemen sollte dir für die Synthese klar 
sein, dass du hier ein Logiksignal als Takt missbrauchst:

Johannes Beyer schrieb:
> elsif(Intclk'event and Intclk='1') then

Das kann beim Betrieb im FPGA alle möglichen unschönen Effekte geben. 
Implementiere sowas als ein Clock Enable, nicht als ein mit Logik 
erzeugtes Taktsignal

[dden (Gast)]

Hallo,
na ja ohne eine clock läuft da ja auch nichts, mal clk in der simulation 
angezeigt?
Für deinen Clk-Stimulus brauchst du noch ein Loop-Statment sonst macht 
er das genau einmal.

Mfg

[Achim S. (Gast)]

dden schrieb:
> na ja ohne eine clock läuft da ja auch nichts, mal clk in der simulation
> angezeigt?

CLK läuft in der Simu mit einer Periode von 20ns, so wie sich beyjoh das 
gedacht hat.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Johannes Beyer schrieb:

   generic( FTeiler_Vorwahl: natural := 433 ); --  (Takt/BAUD)-1 { (50 MHz/115.200)-1 = 433 }

Lass das doch den Synthesizer rechnen...

> Also ich würde mich freuen wenn der ein oder andere mal rüberguckt,
> Tipps oder Vorschläge ... hat
Sieh dir das mal an:
http://www.lothar-miller.de/s9y/categories/42-RS232

> ich möchte kurz gesagt einen Prozess realisieren, der per RS232 Daten
> versendet.
Das ist eine krude Denkweise. Du kannst Hardware nicht so einfach in 
einzelen Prozesse kapseln. Oft geht das gut, zeimlich oft aber auch 
nicht, und dann stehst du mit dieser "Prozess=Bauteil" Denkweise sauber 
im Regen. Nicht umsonst werden in VHDL ganze Einheiten (entities) als 
Bauteil (components) in anderen Einheiten instantiiert...

Johannes Beyer schrieb:
> Was spricht für ein Signal?
Alles, was gegen eine Variable spricht. Siehe den Klassiker: 
Beitrag "Variable vs Signal"

[Johannes B. (beyjoh)]

Ah es lag tatsächlich daran dass TxD_Start zu kurz 1 war - dummer 
Fehler^^

Danke für die Hilfe und auch die anderen Tipps :)

[Johannes B. (beyjoh)]

Achim S. schrieb:
> Unabhängig von den Simulationsproblemen sollte dir für die Synthese klar
> sein, dass du hier ein Logiksignal als Takt missbrauchst:
>
> Johannes Beyer schrieb:
>> elsif(Intclk'event and Intclk='1') then
>
> Das kann beim Betrieb im FPGA alle möglichen unschönen Effekte geben.
> Implementiere sowas als ein Clock Enable, nicht als ein mit Logik
> erzeugtes Taktsignal

kannst du mir bitte konkret zeigen wie ich das mache?

[Achim S. (Gast)]

Johannes Beyer schrieb:
>> Implementiere sowas als ein Clock Enable, nicht als ein mit Logik
>> erzeugtes Taktsignal
>
> kannst du mir bitte konkret zeigen wie ich das mache?

du findest hier ein Beispiel für die Nutzung eines Clock-Enable Signals:

http://www.mikrocontroller.net/articles/Taktung_FPGA/CPLD

Im Abschnitt "Kombinatorik im Taktpfad" wird auch beschrieben, welche 
Nachteile bisheriger Ansatz hat.