Tool für Übersetzung Verilog -> VHDL

[Norbert (Gast)]

Hallo,

ich würde gerne einige umfangreichere Sourcen von Verilog nach VHDL 
übersetzen und ich habe dazu die Frage, ob es nützliche Tools gibt, die 
dabei unterstützen können?

Ich habe bei meiner Suche im Internet gesehen, dass es automatisierte 
Übersetzungstools von Verilog nach VHDL gibt. Teilweise sogar Open 
Source bzw. Freeware. Allerdings habe ich keine Vorstellung davon, ob 
sowas empfehlenswert ist und wie gut die erzielten Ergebnisse sind. Wenn 
sowas empfehlenswert wäre hätte ich gerne noch gewußt, ob es konkrete 
Produkte bzw. Tools gibt, die gute Ergebnisse liefern. Wenn man im Open 
Source bzw. Freeware-Bereich auch gute Sachen finden kann, wäre das 
natürlich besonders interessant.

Mir ist schon klar, dass solch ein Tool diese Aufgabe nur teilweise 
lösen kann und dass manuelle Nacharbeiten erforderlich sind. Aber wenn 
man einen großen Teil der manuellen Tipperei abgenommen bekommt und 
bereits beim Übersetzungsprozess Hinweise erhält, wo man im übersetzten 
Zielcode nochmal nachschauen und ggf. nachbessern muss, wäre das schon 
überaus nützlich.

Vielen Dank für Eure Hilfe.

Beste Grüße,

Norbert

[Fpgakuechle K. (Gast)]

Norbert schrieb:
> Hallo,
>
> ich würde gerne einige umfangreichere Sourcen von Verilog nach VHDL
> übersetzen und ich habe dazu die Frage, ob es nützliche Tools gibt, die
> dabei unterstützen können?
>
> Ich habe bei meiner Suche im Internet gesehen, dass es automatisierte
> Übersetzungstools von Verilog nach VHDL gibt. Teilweise sogar Open
> Source bzw. Freeware. Allerdings habe ich keine Vorstellung davon, ob
> sowas empfehlenswert ist und wie gut die erzielten Ergebnisse sind. Wenn
> sowas empfehlenswert wäre hätte ich gerne noch gewußt, ob es konkrete
> Produkte bzw. Tools gibt, die gute Ergebnisse liefern. Wenn man im Open
> Source bzw. Freeware-Bereich auch gute Sachen finden kann, wäre das
> natürlich besonders interessant.

Hm, wozu die Mühe wenn Synthesetool und Simulator auch verilog und mixed 
languages unterstützen?

[Norbert (Gast)]

>Hm, wozu die Mühe wenn Synthesetool und Simulator auch verilog und mixed
>languages unterstützen?

Das ist eine berechtigte Frage.

Das ist sicherlich eine persönliche Sache aber ich möchte mich mit 
meinen Kenntnissen und Fähigkeiten zur Zeit noch hauptsächlich auf eine 
einzige Sprache (VHDL) konzentrieren. Das ständige Wechseln zwischen 
zwei mehr oder weniger gleichwertigen Programmiersprachen mit dem damit 
verbundenen Umdenken empfinde ich derzeit noch als recht mühselig. 
Soweit bin ich noch nicht. Eine Erweiterung meiner Kenntnisse und 
Fähigkeiten auf Verilog kommt sicherlich später noch dazu.

Daher würde ich gerne erst den Schritt gehen, die Sachen nach VHDL zu 
übersetzen und dann mit den Sourcen weiter arbeiten, d.h. sie verändern, 
anpassen und ggf. verbessern.

[SuperWilly (Gast)]

Ich denke, dass Du die Zeit, die Du brauchst, um mit den Unwägbarkeiten 
eines
Übersetzungstools klarzukommen, dazu verwenden solltest, die Funktion 
Deiner Schaltung direkt in VHDL zu beschreiben. Sollte m.E. schneller 
gehen ;-)

[René D. (Firma: www.dossmatik.de) (dose)]

Wenn du was brauchbares gefunden hast, dann melde dich bitte.

Ich nutze GHDL für die Simulation. Das kann kein Vhdl. Leider gibt es 
die Speicherchips häufig nur als Verilog Modell. Dafür würde ich so ein 
Übersetzer auch gebrauchen.

[Fpgakuechle K. (Gast)]

René D. schrieb:
> Wenn du was brauchbares gefunden hast, dann melde dich bitte.
>
> Ich nutze GHDL für die Simulation. Das kann kein Vhdl.

Vertippser?? - GHDL kann VHDL.

MfG,

[René D. (Firma: www.dossmatik.de) (dose)]

Fpga Kuechle schrieb:
> René D. schrieb:
>> Wenn du was brauchbares gefunden hast, dann melde dich bitte.
>>
>> Ich nutze GHDL für die Simulation. Das kann kein Vhdl.
>
> Vertippser?? - GHDL kann VHDL.
>
> MfG,
Ja Vertippser.
Ich wollte Schreiben: GHDL kann kein Verilog.