Fehler beim Auslesen aus Dual Port RAM

[Michael (Gast)]

Hallo Forum,

ich versuche gerade einen UART auf meine DE2-115 Board zu 
implementieren. Receiver und Transmitter laufen. Daten kann ich senden 
und auch empfangen.
Ich möchte in meinem Design einen Dual Port Ram einsetzen um das 
folgende Verarbeiten unabhänig vom empfangen zu halten. Das heißt wenn 
Daten empfangen werden, werden diese direkt in den RAM geschrieben. Der 
Process sieht dafür folgender Maßen aus:

 ram:process(sig_reset, clk_50MHz)
variable sig_addr_counter_temp : integer range 0 to 127:= 0;
variable sig_addr_counter : std_logic_vector(6 downto 0):=(others => '0');
begin
if (sig_reset = '0') then
   sig_addr_counter := "0000000";
   sig_web <= '0';
   sig_enb <= '0';
   sig_wea <= '0';
   sig_ena <= '0';
elsif (clk_50MHz'event and clk_50MHz = '1') then
   -- in RAM schreiben
   pre_write <= sig_irq;  
   if (sig_irq = '1' and pre_write = '0') then                
      sig_addrb <= sig_addr_counter;
      sig_web <= '1';
      sig_enb <= '1';
      sig_dib <= sig_data_rxd;
      sig_data_in_fifo <= '1';
      if (sig_addr_counter <= "1111110") then
      sig_addr_counter_temp := sig_addr_counter_temp + 1;
         sig_addr_counter := std_logic_vector(to_unsigned(sig_addr_counter_temp,7));
      end if;
   else
      sig_web <= '0';
      sig_enb <= '0';
   end if;
   -- aus RAM auslesen 
   pre_read <= rs232_fifo_addr_en_s;
   if (rs232_fifo_addr_en_s = '1' and pre_read = '0') then
      sig_addra <= rs232_fifo_addr_s(6 downto 0);
      sig_wea <= '0';
      sig_ena <= '1';
   else
      sig_wea <= '0';
      sig_ena <= '0';
   end if;
   --Überlauf und wenn Daten komplett ausgelesen, dann Adresse zurück
   if (rs232_fifo_addr_en_s = '1' and (rs232_fifo_addr_s(6 downto 0) = "1111111" or (rs232_fifo_addr_s(6 downto 0) = std_logic_vector(to_unsigned(sig_addr_counter_temp-1,7))))) then 
    sig_data_in_fifo       <= '0';
    sig_addr_counter_temp  := 0;
      sig_addr_counter       := "0000000";
   end if;
   rs232_data_rxd_valid_s   <= sig_ena;
  rs232_data_cnt_s       <= sig_addr_counter;
end if;
end process;

Im ersten Teil wird in den RAM geschrieben auf die entsprechende Adresse 
(sig_addr_counter). Bei weiteren empfangenen Daten wird immer wieder 
erhöht bis das ende des RAMs erreicht ist. Dann fängt der von vorne an. 
Bereits vorhandene Daten werden gelöscht. (ist gewollt) Im folgenden 
Teil wird ausgelesen von der übergebenen Adresse.
Hierfür habe ich in einem weiteren Process eine Statemachine 
geschrieben, womit die Signallaufzeiten,(verfügbarkeit) berücksichtigt 
werden sollen.

receive_process:process (clk_50MHz, nReset)
begin
if (nReset = '0') then
state_rxd  <= START;
elsif (clk_50MHz'event and clk_50MHz = '1') then                
    case state_rxd is                      
      
      when START =>      
        if (rs232_fifo_addr_en_s = '1' ) then
          rs232_fifo_addr_en_s <= '0';
        else
          state_rxd         <= READ_POSSIBLE;              
        end if; 
      
      when READ_POSSIBLE =>
        if (sig_data_in_fifo = '1') then
          rs232_fifo_addr_en_s <= '1';
          rs232_fifo_addr_s   <= std_logic_vector(to_unsigned(data_in_fifo_cnt,7));  
          state_rxd     <= FINISHED_READ;  
        else
          state_rxd    <=  state_rxd;
        end if;       
      
      when FINISHED_READ =>
        read_step         <= read_step - 1;
        if (read_step = 0) then
          read_step      <= 1;
          memory_global    <= sig_doa;        
          state_rxd       <= CHECK_STATE; 
        end if;   
        
      when CHECK_STATE =>
        if (rs232_fifo_addr_s <= rs232_data_cnt_s) then
          data_in_fifo_cnt     <= data_in_fifo_cnt + 1;
        else
          data_in_fifo_cnt     <= 0;
        end if; 
        state_rxd         <= START;  
    end case; 
end process;

das Signal sig_doa ist der Ausgang vom RAM und der Wert von der 
abgefragten Adresse soll in das Signal memory_global abgelegt werden. 
Der Process ist so ausgelegt, das dies solange gemacht wird bis der FiFo 
leer ist. Das funktioniert auch alles, allerdings wird mir immer eine 
Null zurück gegeben. Und da liegt mein Problem. Irgendwas mit der 
Berechnung und der Parallelität mit Signalen und dem FPGA habe ich 
wahrscheinlich übersehen. Hat jemand eventuell eine Idee was ich noch 
anders machen kann oder noch ergänzen.
zur vollständigkeit hier noch der RAM. da bin ich mir aber sicher, das 
dieser funktioniert.

Vielen Dank, Gruß Michael

architecture arch_rs232ram of rs232ram is

type ram_type is array (0 to 127) of std_logic_vector(7 downto 0); 
shared variable RAM : ram_type :=
  ( 
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 0
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 1
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 2
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 3
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 4
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 5
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 6
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 7
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 8
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 9
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 10
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 11
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 12
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 13
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",  -- 14
   X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00"   -- 15
   ); 

begin

process (clka)
begin
  if rising_edge(clka) then                                   --output
    if ena = '1' then
      if wea = '1' then
        RAM(to_integer(unsigned(addra))) := dina;
      end if;
      douta <= RAM(to_integer(unsigned(addra)));
    end if;
  end if;
end process;

process (clkb)
begin
  if rising_edge(clkb) then                                   --input
    if enb = '1' then
      if web = '1' then
        RAM(to_integer(unsigned(addrb))) := dinb;
      end if;
      doutb <= RAM(to_integer(unsigned(addrb)));
    end if;
  end if;
end process;

end arch_rs232ram;

[Duke Scarring (Gast)]

Michael schrieb:
> Das funktioniert auch alles, allerdings wird mir immer eine
> Null zurück gegeben. Und da liegt mein Problem. Irgendwas mit der
> Berechnung und der Parallelität mit Signalen und dem FPGA habe ich
> wahrscheinlich übersehen.
Warum machst Du keine Simulation?

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Michael schrieb:
> Der Process sieht dafür folgender Maßen aus:
Verwende doch bitte die [ vhdl ] und [ /vhdl ] Tags um deinen Code
(ohne die Leerzeichen in den eckigen Klammern).

> shared variable
Wofür brauchst du sowas?

> da bin ich mir aber sicher, das dieser funktioniert.
Du hast das RAM also simuliert und nachvollzogen, dass es das macht, was 
du willst?

BTW: du brauchst für diese Aufgabe mit 99,999% Wahrscheinlichkeit kein 
DPRAM. Denn die SIO ist so unglaublich viel langsamer als deine 
Taktfrequenz, dass du locker ein stinknormales RAM lesen und schreiben 
kannst...

[J. S. (engineer)]

Ein DP-RAM wird hier nicht nur nicht benötigt, sondern ist auch noch 
kontraproduktiv. Wenn es asynchron beschrieben wird, dann liegt ein 
elend langer Schreibvorgang an, während dem nichts (vernüftiges) gelesen 
werden kann und folglich nicht darf. Wenn man es aber synchron 
beschreibt, um einen kurzen Schreibvorgang im Massstab des Systemtaktes 
zu haben, muss man die IOs zwangsläufig einsynchronisieren, landet 
indirekt bei der konventionellen Lösung und kann wie schon angedeutet, 
das DPRAM direkt weglassen.

Was hier gebraucht wird, ist bestenfalls ein FIFO.