Hi,
ich bin ein noch ziemlicher Anfänger in VHDL, was größere Projekte
angeht.
Fügt man mehrere Blöcke zusammen und hat noch kein komplett fertiges
Projekt, kommt es oft zu einem Haufen Warnings. Hier sieht man schnell
den Wald vor lauter Bäumen nicht mehr, bzw. man übersieht so die
Wichtigen.
Methode A: Man schaut nur nach gewissen "wichtigen" Schlagwörtern. Die
typischen wären so, wie ich rausgefunden habe:
1 | Timing Score (nach par)
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2 | Unwanted Latches (WARNING:Xst:737)
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3 | Unassigned signals (WARNING:Xst:653)
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4 | Combinatoric loops (WARNING:Xst:2170)
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5 | Gated Clocks (WARNING:PhysDesignRules:372 [bitgen])
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Methode B: (was ich mir wünschen würde) Ich versuche ISE irgendwie
beizubringen, dass ich diese eine Warning akzeptiere. Beim Nächsten
Synthese-Prozess möchte ich die dann nicht mehr sehen. Jetzt die Frage,
wie lässt sich Methode B umsetzen?
Als Beispiel für die Warnings, um die es geht: Klassiker wie "Assignment
to xxx ignored, since the identifier is never used" oder "Node xxx of
sequiential type is unconnected in block yyy"
Vermutlich lassen sich solche Warnngs auch global ausschalten. Sprich
"Zeige mir folgende Warnings nicht mehr an". Ich würde gerne diese
Prfung nicht global ausschalten, sondern NUR für ein Netz/Pfad
deaktivieren. Geht das?
Vielen Dank schonmal!
Grüße Georg