Hallo zusammen. Da man ja inzwischen fast alles zu günstigen Preisen aus China bekommt, wollte ich mal nachfragen, ob es auch möglich ist sein eigenes IC für verhältnismässig wenige Geld herstellen zu lassen... Danke schonmal
schau mal auf www.mosis.com, ist ein Multi-Project-Wafer-Anbieter, zwar aus USA, bietet aber Zugriff auf fernöstliche Technologien z.B. TSMC, aber auch ältere und billigere. Du kannst >1000EUR/mm² rechnen, Mindestabnahmemengen gibts auch, üblicherweise irgendwas zwischen 10-40mm². Meistens bekommt man dafür 40-50 Samples. Eigentlich ein absolutes Schnäppchen, wenn man die sonst üblichen Preise für Masken etc. anschaut.
Und die Entwicklungskosten? Nein, ich meine jetzt nicht die Zeit, die jemand braucht, um eine Schaltung zu entwerfen. Was ich meine sind vor allem die Toolkosten: Synthese, Simulation/STA, Verifikation (Funktional und auch Formal) und nicht zuletzt natürlich das Layout selbst .... 1000,- /mm2 bei 10mm2 mag ja noch ok sein, aber die Kosten drumrum .... da sind dann gleich nochmal 100k fällig ...
Stefan Helmert schrieb: > ASIC und mehr schrieb: >> Toolkosten > > Ach, da gibts sicher CrackZ. Das kannst du in diesem Fall vergessen. Der Kreis der Hersteller und Kunden ist ziemlich überschaubar. D.h. man kennt sich. Aus diesem Grund ist es auch kein Problem bei Neukunden erst einmal zu prüfen ob sie auch eine gültige Lizenz haben.
Aber die echten Hammer Technologien gibt's fuer dieses magere Buget dann nicht. Also nichts mit SiC, SiGe, InGaAs oder so.
>Das kannst du in diesem Fall vergessen. Der Kreis der Hersteller und >Kunden ist ziemlich überschaubar. D.h. man kennt sich. Aus diesem Grund >ist es auch kein Problem bei Neukunden erst einmal zu prüfen ob sie auch >eine gültige Lizenz haben. Meinste die Chinesen interessiert das? Wenn's ein Hersteller in Amiland wäre, dann OK, aber bei den Chinesen ist das Fälschen, Cracken und Nachbauen quasi Kultur, da wird es die wohl kaum stören, wenn du die gercrackten Toolz benutzt, hauptsache die Kohle liegt bei denen auf dem Tisch.
Den Hersteller interessiert nur die GDS-Datei und ob die DRC-clean ist. Ob die mit Notepad oder Cadence Virtuoso entstanden ist, interessiert keinen.
Achso: 180 nm SiGe BiCMOS gibts schon für ~1400EUR/mm², ist ja auch schon älter ;-)
Was für ein IC soll es denn werden? Digital, mixed, low-noise analog? Bevor man layouten kann, brauch man erstmal eine 'geniale' Schaltungsidee. Das Design von ICs unterscheidet sich nämlich deutlich von dem was man auf Platinen realisieren würde, z.B. praktisch keine normalen Induktivitäten möglich. Ansich aber ein reizvoller Gedanke. Direkt aus China.
Weitere Suchquellen: http://www.electronicdeveloper.de/Messegelaende.aspx A2 ---> A2.12 Halbleiter und Leistungshalbleiter C1. ---> C1.4 Distributoren, Materialbeschaffung, Händler
Gerüchteweise bekommt man von TSMC das komplette Toolkit (prozessspezifisch) zum Download. Kannst ja mal anfragen. IC-Design ist aber eine ganz andere Hausnummer als Arduino und Co. Cool wär's aber schon. Max
Weis jemand, wieviel es kostet ein FPGA VHDL Code in einen ASIC zu verfrachten. Der FPGA kostet ca. 150 Euro pro Stück. Was würde es kosten, daraus einen eigenen ASIC zu fertigen? Hat da jemand ein gefühl für ein Kostenmodell?
Darüber nachzudenken ist schon sehr gewagt. Zusätzlich zur Chip-Fertigung kommt das Packaging, ich glaube kaum, dass jemand einen Bonder zu Hause hat und den einzelnen Die verarbeiten kann. Das Ganze ist definitiv teurer als 150 Euro! Du brauchst ja noch das Synthese-Tool. Selbst ohne Tool, bist du bei >10k für den fertig gepackten Chip auf dem Tisch! Und wir sprechen nur über reine Materialkosten, da ist nicht eine Stunde Entwicklung dabei. Auch Synthese-Tools können nicht einfach Code rein, Chip raus.
Nur um das klarzustellen: Wir (Firma Automatisierungstechnik) würden 30k Stück Jahr brauchen, und dafür hätte ich gerne ein Preismodell, um es mit anderen Lösungen grob vergleichen zu können. Und es ist halt "NADA" Erfahrung vorhanden. Dass Einzelstücke 10k+ Euro kosten können ist mir mehr als bewusst. Es ginge mir mehr mal ein Gefühl für obiges Scenario zu bekommen.
Ok, verstanden, die Frage ist aber nicht generell zu beantworten, da es sehr von der verwendeten Technologie abhängt! Bei der Stückzahl ist ein Maskensatz erforderlich! Bei sehr günstigen Prozessen fangen die Masken bei einigen 100k an, bei neueren Techs. (28nm) sind es mehrere Million. Hinzu kommt Cadence, Industrie-Version (Layout, Schematic, DRC, LVS, Spectre) > 250k/Jahr! Ich kenne Firmen, die fangen unter 500k Stückzahl nicht an. Deshalb hatten auch FPGA solch ein Erfolg! Hinzu kommt die Einarbeitung in die Tools, selbstverständlich gibt es auch Workshops (wo sich jeder eine goldene Nase verdient). Der Aufwand in die Einarbeitung sollte nicht unterschätzt werden. Und das wichtigste: Chip-Design ist nicht Leiterplatten-Design (wie schon vorher gesagt), da gehört eine Menge Know-How dazu.
Michael H. schrieb: > Weis jemand, wieviel es kostet ein FPGA VHDL Code in einen ASIC zu > verfrachten. > > Der FPGA kostet ca. 150 Euro pro Stück. Was würde es kosten, daraus > einen eigenen ASIC zu fertigen? Hat da jemand ein gefühl für ein > Kostenmodell? Als hausnummer ab welcher Stückzahl sich ein ASIC statt FPGA lohnt, gilt einhunderttausend. Es lohnt sich mal bei den FPGA-Herstellern selbst anzufragen, die haben haben auch FPGA zu ASIC konvertierungen im Angebot. Wobei ASIC auch bedeuten kann, das das ein normaler FPGA ist der aber nur für ein Design geprüft wurde, es also bei der nicht allokierten Logik Fehler geben kann. Wir haben das mal für ein 1000k Spartan3 Design mit 100k/Jahr durchgerechnet, sind aber davon abgekommen, da es dann nicht mehr als Platform (Kundenanpassungen) zu gebrauchen wäre. Andere Migrationsprofekte scheitern an der geschwindigkeit, ASIC's sind unter umständen langsamerals FPGA's. Zumindest die die nicht full-Custom designed werden sondern auf eine ASIC-Hersteller eigene FPGA-Convertierungs Bibliothek aufsetzen. Google bietet eine Menge Info unter den Stichworten "ASIC FPGA migration", http://electronicdesign.com/fpgas/fpga-migration http://www.eetimes.com/document.asp?doc_id=1279250 eine Beispielrechnung findet sich in dem Buch 3-446-21288-4. MfG
Das nur full-custom ASICs schneller sein sollen als FPGAs kann ich nicht bestätigen. Nimmt man den gleichen CMOS-Technologieknoten zu Grunde (also z.B. FPGA in 180nm und ASIC in 180nm), so erreiche ich mit dem FPGA bei einem 8-bit Zähler vielleicht 100 MHz Taktfrequenz (je nach Pipelining) und bei einem semi-custom ASIC mit digitalen Standardzellen vielleicht 400 MHz. Wenn ich meine Gatter im ASIC full-custom baue (mit ECL oder TSPC), dann erreiche ich bei 180nm vielleicht irgendwas bei 1 GHz (wobei man da aufgrund der steigenden Unübersichtlichkeit üblicherweise keine komplizierteren Schaltungen als z.B. Zähler oder Teiler macht). Der Vorteil ist halt, dass das Design im ASIC direkt mit Gattern realisiert wird, im FPGA aber durch LUT abgebildet wird. Zudem wird im ASIC der Clock Tree vom Synthesetool auf das Design optimiert, während der beim FPGA schon fest vorhanden ist. Wir haben schon einfache Designs von FPGA in ASIC umgesetzt (z.B. UART, SPI Slave, programmierbare Frequenzteiler), halt nix was irgendwelche FPGA-spezifischen IP-cores oder Blöcke benutzt hat. Das war eigentlich recht simpel bis auf das Constraining, da man den Verilog-Code einfach nur in die ASIC Digital-Toolchain reinwirft.
Wenn man keine Erfahrung hat, macht es sicher Sinn sich an ein ASIC Designhouse zu wenden. Chip Layouts zu erstellen lernt man nicht mit einem Workshop... Weiter muss man nicht alle Tools selbst kaufen, das macht meistens nur Sinn wenn sie auch gut ausgelastet werden.
okay, danke für die Idee... Stückzahlen sind bei uns dann zu klein...
schrut schrieb: > Na, wer lässt den uc.net Controller fertigen :-) Das würde dann wohl ein 8-Bit ARM der zum AVR kompatibel ist werden ;-) Wir haben im Studium übrigens mal kurz (=mehrere Wochen) mit den Cadence Tools gearbeitet - ohne den guten Tutor der sich viel Zeit genommen hat, hätte ich da sicher nichts mit zustande gebracht also das trifft durchaus zu, dass man da nochmal einiges an Geld in Schulungen und Support investieren wird...
Michael H. schrieb: > okay, danke für die Idee... Stückzahlen sind bei uns dann zu klein... Wer erzählt denn solchen Bullshit, daß 30K/yr zu geringe Stückzahlen für ein ASIC seien? Erzähl doch mal was von der Komplexität, von der geforderten Frequenz, spezielles IP auf Deinem FPGA, spezielle I/Os ? Rein digital oder auch analoge Blöcke? Welches Gehäuse brauchst Du denn? Dann kann man mal eher abschätzen, ob sich das lohnt! Das sind heute alles nicht mehr immense Kosten, auch bei den Halbleiterherstellern gibt es einen Kostendruck. Sicherlich, die wollen nicht alles fertigen - aber mal anfragen bei einem DesignHouse in Deiner Nähe, warum nicht? Und sehr günstige Prozesse - da fangen die Maskenkosten sicherlich nicht bei einigen 100K an. Sehr günstige Prozesse - irgendwas "altes" aber immer noch für neue Produktentwicklungen gefertigt, z.B. 0.6um Technologien, da kosten die Masken vielleicht mal 30K, und ein kompletter fertiger Wafer max. 5000 Euro! Klar, bei 28nm sind das andere Dimensionen, aber ein FPGA, das 150 Euro kostet, braucht sicherlich keine 28nm, und auch keine 65nm, oder wieviele Millionen Gatter Komplexität hat so ein 150 Euro FPGA?
wosnet schrieb: > Der Vorteil ist halt, dass das Design im ASIC direkt mit Gattern > realisiert wird, im FPGA aber durch LUT abgebildet wird. Zudem wird im > ASIC der Clock Tree vom Synthesetool auf das Design optimiert, während > der beim FPGA schon fest vorhanden ist. ?Das ist aber nach meinem Verständnis Full - Custom? Also nach Aussage einiger ASIC-Anbieter werden ASICS aus Gate-Arrays gefertigt - also die Platzierung und die Grundstrukturen sind gleich nur die Verdrahtung ("metal layer" - Masken) sind unterschiedlich. Full Custom wird eher nicht bei ASIC's praktiziert. Bei Full Custom werden alle Masken an den Kunden angepasst also auch die Platzierung der FF Auswahl der Gatter, Takttreiber. Bei AMI-Semiconductor - so die Aussage vor einigen Jahren wird die Logik auch als LUT realisiert nur eben nicht als field-programmable sondern eben mask programmable. Deshalb wird im Idealfall das design nicht neu synthetisiert, sondern die netzliste einfach mit der eigenen library auf die eigene Technologie gemappt. Von AMI-Semiconductor stammt auch die Aussage das die Conversion der High-End FPGA's (war damals Virtex-II) noch nicht möglich ist. Das wird verständlich vor dem Hintergrund der eingesetzten Technologien. Die ASIC Fertiger benutzen "Alte" abgeschriebene Anlagen die ca. 2 Generation hinter der aktuellen liegen, während man zu dieser Zeit FPGA's schon mit der TOP-Technologie der Fabs baute. Das liegt wohl daran, das für das Einfahren einer neuen Technologie regelmäßige Strukturen wie RAM's und damit auch SRAM -basierte FPGA's besser geeignet sind als CPU's. Das kann sich geändert haben und 150 € FPGA klingt auch nicht nach High-End FPGA, könnte aber immer noch einige ASIC-Fertiger von vornherin disqualifizieren. (Vielleicht kann man damit auch das Scheitern des Virtex-4 erklären, der als einer der ersten FPGA's einige Nicht-Speicherstrukturen (System-monitor, Rocket-IO) mitbrachte. Xilinx hat das yield einfach nicht im Griff gehabt - dasSystem-monitor wurde für die production version nicht mehr erwähnt, der Virtex-5 mit anderen MGT-Cores statt Rocket-IO relativ schnell hintergeschoben.) Letzlich sollte man vor der Preisverhandlung checken ob die benutzte ASIC-Technologie den FPGA und die genutzten Feature abdeckt. Und welche Anpassungen (umschreiben FPGA-Code) nötig sind. MfG,
Michael H. schrieb: > Weis jemand, wieviel es kostet ein FPGA VHDL Code in einen ASIC zu > verfrachten. > > Der FPGA kostet ca. 150 Euro pro Stück. Was würde es kosten, daraus > einen eigenen ASIC zu fertigen? Hat da jemand ein gefühl für ein > Kostenmodell? Hier steht was von ASIC mit 25 - 75% Stückpreis im Vergleich zum FPGA: http://www.onsemi.com/PowerSolutions/content.do?id=16788 NRE Kosten werden leider nicht genannt.
Es kommt drauf an , was du brauchst. SoG sowie structured asics sind beides Möglichkeiten, Asics günstiger zu fertigen. Es gibt auch Mischungen von beidem, wie auch custom asics + SoG. SoG = Sea of Gates. Vorteil ist, dass meistens nur eine oder zwei Masken generiert werden müssen, deshalb bei kleinem Volumen günstig.
Interessant, das mit dem reduzierten Maskensatz hab ich noch nie gehört. Unsere Begrifflichkeiten bezüglich full-custom und semi-custom sind in etwa wie hier: http://en.wikipedia.org/wiki/Full_custom Full-custom heißt bei uns, dass wir z.B. einen analogen Verstärker komplett händisch layouten (natürlich unter Nutzung von parametrisierbaren Layoutblöcken, pCells, für Transistoren, Widerstände etc.) während bei semi-custom ein Digitalteil aus Standardzellen von einem Tool platziert und verdrahtet wird. Die Standardzellen sind dann fertige, charakterisierte Layouts von Flip-Flops, kombinatorischen Gattern etc. Die haben alle die gleiche Höhe, oben VDD und unten VSS und können so in Reihen automatisch platziert werden. In jedem Fall haben wir immer den kompletten Maskensatz gebraucht.
komische Beschreibung, die ist sehr aus Design/Entwickler Sicht. Für die Fertigung würde das keinen Unterschied machen (dem Hersteller ist es egal wie man zu einer GDS Datei kommt).
Angehängte Dateien:
-
figure287_1_.gif
3 KB
SoG, da sind ein See von N sowie P Transistoren aufgebaut. Grundsätzlich sind die obersten Metallisierungen custom und werden nach Kundenvorgaben gemacht, also wenn ein Cmos Process aus 10 Layern besteht, und Metal1 sowie Metal2 dazu benutzt werden die logischen Elemente herzustellen, dann sind es mindestens 7 Layer, welche fuer alle Kunden gleichbleiben und auch die Wafer werden produziert bis zum Metall Layer und dann gelagert. Dadurch sinkt natürlich auch die Fertigungszeit, bzw gibt auch Firmen, wie z.B. IMS usw welche die Wafer in Asien herstellen lassen, mit kleineren Strukturen, und dann die Metallisierungen inhouse herstellen, also nur die letzten Arbeitsschritte in Deutschland z.B. Bei Structured Asics sieht es ähnlich aus, nur dass anstelle von Transistoren standard Zellen bzw ein Makroblock von Logicelementen vorhanden ist.
Fpga Kuechle schrieb: > ?Das ist aber nach meinem Verständnis Full - Custom? > > Also nach Aussage einiger ASIC-Anbieter werden ASICS aus Gate-Arrays > gefertigt - also die Platzierung und die Grundstrukturen sind gleich nur > die Verdrahtung ("metal layer" - Masken) sind unterschiedlich. Full > Custom > wird eher nicht bei ASIC's praktiziert. Prinzipiell gibt es zwei Typen von ASICs: GateArrays, Sea of Gates oder wie auch immer: hier wird ein vorgefertigter Master genommen, auf dem bereits reguläre Transistorstrukturen aufgebracht sind, und zwar immer so, daß zwei Transistoren zu einem Inverter verschaltet sind. Durch weitere Verdrahtung können dann verschiedene Treiberstärken bzw. alle möglichen kombinatorische (logische) bzw. sequentielle (FF, Latch) zusammengebaut werden. Da die Master aus Kostengründen bereits vorgefertigt sind, gibt es immer nur bestimmte Größen mit einer jeweils dazu passenden Anzahl von I/Os. Der Vorteil: Nur die Metallisierungslayer (und natürlich die Via-Layer, also die Verbindungen zwischen den Metallagen) wird kundenspezifisch hergestellt. Bei einem ASIC mit zwei Metallagen wären also 4 Layer kundenspezifisch und deshalb ist das ganze relativ günstig. Allerdings kommen 2 Metallisierungslagen schon seit bald 20 Jahren nicht mehr vor, da dies einer Vergeudung der Siliziumfläche entspricht. GateArrays werden seit vielen Jahren (wenn überhaupt noch) mit mindestens 3 Lagen hergestellt. Der Nachteil: im schlimmsten Fall hat meine Netzliste eine Komplexität von 51K Gattern. Die vorbereiteten Master bieten Platz für 50K Gatter (Mist, zu klein), also auf den nächst größeren Master ausweichen, der hat aber bereits 60K Gatter (Mist, jede Menge Platz vergeudet - oder Platz für zusätzliche Funktionalität). Außerdem können nur bestimmte Speicher und Speichergrößen implementiert werden. Standardzellen: Hier muß immer der komplette Makensatz kundenspezifisch gefertigt werden. Dafür wird die Chipgröße auch den Bedürfnissen angepasst: Entweder der Anazhl der I/Os (padlimitiertes Design) oder der Anzahl der Gatter/Komplexität (gatelimited Design). Vorteil: Nahezu jedes IP kann implementiert werden, jede Art von Speicher, ROM, was eben prozesstechnisch möglich ist. Deshalb ist der sogenannte Break-Even-Point bei Standardzellen normalerweise höher als bei GateArrays. Allerdings werden in den meisten Fabs heutzutage ausschliesslich noch Standardzellen angeboten. Die Konvertierung von FPGA nach ASIC ist in den wenigsten Fällen durch ein einfaches Mapping zu machen. Ein Grund ist, daß die Platzierung bei den Standardzellen ganz anders sein wird als im FPGA - deshalb wird es immer zu Timingproblemen kommen (setup, hold). Normalerweise ist also eine Neusynthese notwendig. Full-Custom wird hauptsächlich im Analogbereich gemacht, da dort von Hand platziert und gerouted wird. Natürlich ist das auch im Digitalbereich möglich, wenn man wirklich Siliziumfläche sparen möchte. Mit einer Komplexität von 100K oder gar Millionen von Gattern allerdings kaum mehr möglich (zumindest nicht wirtschaftlich - auch nicht von Chinesen).
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