SIC - MOSFet Ansteuerung

[DrTurkelten (Gast)]

Hallou =)

Ich hab ein paar Fragen zu den Sic-Mosfets. In Fachliteratur und App. 
Notes z.B. von Cree, wird davon geredet, dass ein SiC-MOS mit +15->20V 
und am besten mit -2V (!) angesteuert werden soll.

Kann mir jmd. erklären weshalb die -2V ? Es ist doch inzwischen so, dass 
Si-MOS bei V_GS(th) +2->3V mit 0V angesteuert werden (achja es geht um 
n-selbstsperrende). Dabei hat man schon für evtl. Peaks mit min. 2V 
Puffer vorgesorgt. Warum also bei SiC-MOS mit -2V?

z.B. steht in der "Markt und Technik", dass Cree auf der PCIM 2013 seine 
beste Performance bei bei -2V/18V hatte. (SIC-MOS)

Viele Grüße,
DrTurkelten

[Martin (Gast)]

Weil dann das Gate schneller entladen werden kann. also eher 
symmetrische Ein- und Ausschaltzeiten.

[DrTurkelten (Gast)]

Weißt du wo ich das genauer nachlesen kann? Ich meine jetzt nicht 
Halbleiter Physik, sondern eher Datenblatt oder App.Note.

Danke erstmal!

Viele Grüße,
DrTurkelten

[X-Way (Gast)]

DrTurkelten schrieb:
> Kann mir jmd. erklären weshalb die -2V ? Es ist doch inzwischen so, dass
> Si-MOS bei V_GS(th) +2->3V mit 0V angesteuert werden (achja es geht um
> n-selbstsperrende). Dabei hat man schon für evtl. Peaks mit min. 2V
> Puffer vorgesorgt. Warum also bei SiC-MOS mit -2V?

Die Gate-Thresholdspannung ist bei SiC-MOSFET einfach nicht so stabil 
wie bei Silizium gewohnt. Die kann unter ungünstigen Umständen nahe 0V 
kommen. Außerdem ist die Gatekapazität viel kleiner (SPW55N80C3 Infineon 
Coolmos 800V, 85mOhm 288nC -- Cree C2M0080120D 1200V 80mOhm 49 nC). Der 
SiC-MOSFET ist also viel, viel empfindlicher gegenüber dem typischen 
parasitären Strom in der Millerkapazität durch das du/dt am unteren 
Brückentransistor. Deshalb verwendet man eine negative Gatespannung und 
oft auch eine aktive Millerclamp.