multiple Instanziierung einer Komponente

[Alfred (Gast)]

Hallo,
ich versuche aktuell, eine Komponente mehrfach zu instanziieren.

Zuerst habe ich dafür folgenden Code verwendet (kommentarzeichen 
wegdenken):
[Moderator: Kommentarstriche entfernt und [ vhdl ] Token eingefügt, 
nächstesmal bitte selber machen]

    reg:
  FOR i IN 0 TO 4 - 1 GENERATE
        inst : COMPONENT gen_output_register
        GENERIC MAP(
            g_data_width    => g_slice_width,
            g_address_width => ceil_log2(g_slice_count),
            g_address       => i
        )
        PORT MAP(
            demux_in => input_vector,
            demux_out => output_vector(((i + 1) * g_slice_width) - 1  DOWNTO i * g_slice_width),
            sel => index,
            ena => ena,
            clk => clk
        );
    END GENERATE;

Diese Code generiert, siehe Bild im Anhang, nur diese eine Instanz.
(Zu wissen ist: g_Slice_width = 64 und g_slice_count = 4)
Als das nicht funktionierte, habe ich Testweise die Schleife ausgerollt:

       inst_0 : COMPONENT gen_output_register
        GENERIC MAP(
            g_data_width    => g_slice_width,
            g_address_width => ceil_log2(g_slice_count),
            g_address       => 0
        )
        PORT MAP(
            demux_in => input_vector,
            demux_out => output_vector(((0 + 1) * g_slice_width) - 1  DOWNTO 0 * g_slice_width),
            sel => index,
            ena => ena,
            clk => clk
        );

        inst_1 : COMPONENT gen_output_register
        GENERIC MAP(
            g_data_width    => g_slice_width,
            g_address_width => ceil_log2(g_slice_count),
            g_address       => 1
        )
        PORT MAP(
            demux_in => input_vector,
            demux_out => output_vector(((1 + 1) * g_slice_width) - 1  DOWNTO 1 * g_slice_width),
            sel => index,
            ena => ena,
            clk => clk
        );

        inst_2 : COMPONENT gen_output_register
        GENERIC MAP(
            g_data_width    => g_slice_width,
            g_address_width => ceil_log2(g_slice_count),
            g_address       => 2
        )
        PORT MAP(
            demux_in => input_vector,
            demux_out => output_vector(((2 + 1) * g_slice_width) - 1  DOWNTO 2 * g_slice_width),
            sel => index,
            ena => ena,
            clk => clk
        );

Allerdings produziert diese Code das selbe Ergebnis (siehe Bild).
Jetzt ist die Frage, was mache ich falsch ?
In der Verhaltenssimulation funktioniert die Schleifenvariante und es 
werden 4 Register erzeugt. Diese Variante wurde im Post-Translage 
getestet und dort funktioniert sie nicht mehr. Dort wird nur das erste 
Register erzeugt (dieses funktioniert aber korrekt).

[Duke Scarring (Gast)]

Alfred schrieb:
> Diese Variante wurde im Post-Translage
> getestet und dort funktioniert sie nicht mehr. Dort wird nur das erste
> Register erzeugt
Vielleicht optimiert die Synthese da was weg?
Wird g_address innerhalb der Komponente auch genutzt?

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Duke Scarring schrieb:
> Vielleicht optimiert die Synthese da was weg?
Oder es wird noch später wegoptimiert...
Das könnte man am RTL-Schaltplan kontrollieren.

[Alfred (Gast)]

Duke Scarring schrieb:
> Vielleicht optimiert die Synthese da was weg?

Man kann diese Optimierungen ja ausstellen, allerdings weiß ich nicht 
wirklich, wie das bei der ISE (V.14.6) funktioniert.
Kann mir da jemand einen Tipp geben ?^^

Das RTL-Schematic schaue ich mir morgen sofort mal an, ob es dort 
wegoptimiert wird.

Danke schonmal für die Tipps

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Alfred schrieb:
> Kann mir da jemand einen Tipp geben ?
Es wird nur das wegoptimiert, was nicht gebraucht wird (weil z.B. 
keinerlei Verbindung zur Außenwelt besteht). Sieh dir mal die Reports zu 
den vermissten Signalen an.
Als kleiner Anhaltspunkt: ich musste die Optimierung erst ganz selten 
ausschalten. Und zwar dann, wenn ich spezielle Hardwaretricks wie z.B. 
einen Ringoszillator angestellt habe.