Verilog: Mehrere Module aus generate-Block synchronisieren?

[Thomas S. (th0ms0n)]

Hallo,

vielleicht ist die Antwort ja ganz simpel, aber ich habe in der Suche 
nichts gefunden, bzw. weiß evtl. nicht genau, wonach ich suchen muss.
Es geht um folgendes Szenario:

- Ich habe per generate-for-loop mehrere Module instanziiert, die zu 
unterschiedlichen Zeitpunkten Ergebnisse zurückliefern, manchmal auch im 
gleichen Clock
- Mein uart-Puffer-Modul kann pro Takt allerdings nur einen Wert 
übernehmen
- Da allerdings selten Ergebnisse gleichzeitig eintreffen ist das i.O. 
und ich kann z.b. alle außer einem verwerfen

Das Grundprinzip sieht so aus:

genvar i;
generate
    for (i = 0; i < `NUM; i = i + 1)
    begin
        // hier das Modul, Ergebnis landet in result[32*i+:32]
        // und gotnew[i] ist high, wenn was reinkam
    end
endgenerate

// dieses reg geht zum uart Puffer
reg [31:0] buf;

Wie schaffe ich es nun, ein frisch eingetroffenes Ergebnis aus result 
nach buf zu schieben?
Ich habe schon an einen Tristate Bus gedacht, allerdings möchte ich gern 
darauf verzichten, da u.a. auch gleichzeitig Ergebnisse reinkommen 
können und ich dann mehrere Driver habe.

Wie kann ich das anstellen?
Beste Grüße,
Thomas

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas S. schrieb:
> Wie schaffe ich es nun, ein frisch eingetroffenes Ergebnis aus result
> nach buf zu schieben?
Wie würde denn so ein Baustein, der das könnte in Hardware aussehen? Was 
könnte das sein? Ja klar: ein Multiplexer kann mehrere Eingänge auf 
einen ausgang reduzieren.
Und jetzt kommt die Gretchenfrage: wie beschreibt man einen Multiplexer 
in Verilog?

> - Da allerdings selten Ergebnisse gleichzeitig eintreffen
Da Wort "selten" gibt es nicht. Es muss "immer" funktionieren. Du 
brauchst einen Mechanismus, der "immer" nur einen der Werte auswählt. 
Dann funktioniert auch der Sonderfall, dass evtl. nur ein einzelner 
Wert ankommt. Ich würde hier auf so etwas wie einen Prioritätsencoder 
setzen.

> ist das i.O. und ich kann z.b. alle außer einem verwerfen
Das musst aber du machen, das macht die Hardware nicht "automatisch".

[Thomas S. (th0ms0n)]

Ok, ich brauche also einen MUX.
Jetzt stellt sich mir die Frage, wie ich per generate o.ä. einen 
Priority-Encoder baue, denn die Anzahl der Module ist ein Parameter. 
Ansonsten würde ich wohl sowas machen:

always@(*)
begin
   if (gotnew[0]) buf = result[0+:32];
   else if (gotnew[1]) buf = result[32+:32];
   // und so weiter
end

Das würde mein Problem wohl lösen, oder?
Nur wie formuliere ich das in Abhängigkeit von `NUM (der Anzahl der 
Module, die Ergebnisse berechnen?

[Thomas S. (th0ms0n)]

Lösung gefunden:

always@(*)
begin
    sendrun  = 1'b0;
    chunk    = 32'hFFFFFFFF;   
    
    for (k = 0; k < `CNT; k = k + 1)
    begin
        if (isprime[2*k+:2] == SOLVER[0].pr.FOUND)
        begin
            sendrun  = 1'b1;
            chunk    = counter[32*k+:32];     
        end
    end
end