7-Seg Pins ansteuern

[Max K. (mku)]

hi

ich habe mir ein devlopmentboard zugelegt und zwar das: A-C8V4 von 
21EDA. (also schön chinesisch)
http://www.ebay.de/itm/281285779925?ssPageName=STRK:MEWNX:IT&_trksid=p3984.m1497.l2649

An sich schon mal ein schönes board.

Ich bin auch gerade am durchtesten der beigelegten Software. 
Bedauerlicherweise ist alles in Verilog geschrieben. Ich selber habe nur 
VHDL in der Uni gelernt.

Ich habe jetzt z.B. dieses Programm:

//ÉîÛÚÊÐ21EDAµç×Ó.
//¿ª·¢°åÐͺÅ:A-C8V4
//www.21eda.com
//£·¶ÎÊýÂë¹Ü²âÊÔʵÑ飺ÒÔ¶¯Ì¬É¨Ã跽ʽÔÚ£¸Î»ÊýÂë¹Ü
//¡°Í¬Ê±¡±ÏÔʾ£°--7
//ʵÑéµÄÄ¿µÄÊÇÏòÓû§½éÉܶà¸öÊýÂë¹Ü¶¯Ì¬ÏÔʾµÄ·½·¨¡£
//¶¯Ì¬ÏÔʾµÄ·½·¨ÊÇ£¬°´Ò»¶¨µÄƵÂÊÂÖÁ÷Ïò¸÷¸öÊýÂë¹ÜµÄCOM¶ËËͳöµÍµçƽ
//ͬʱËͳö¶ÔÓ¦µÄÊý¾Ý¸ø¸÷¶Î


module led_0_7 (clk,rst,dataout,en);

input clk,rst;         //ϵͳʱÖÓ50MÊäÈë ´Ó12½ÅÊäÈë¡£
output[7:0] dataout;   //ÊýÂë¹ÜµÄ¶ÎÂëÊä³ö
output[7:0] en;        //ÊýÂë¹ÜµÄλѡʹÄÜÊä³ö

reg[7:0] dataout;     
reg[7:0] en;

reg[15:0] cnt_scan;   //ÊýÂë¹ÜµÄɨÃèÏÔʾ¼ÆÊýÆ÷
reg[4:0] dataout_buf;

always@(posedge clk or negedge  rst)
begin
  if(!rst) begin
    cnt_scan<=0;
    
   end
  else begin
    cnt_scan<=cnt_scan+1;
                  //ÊýÂë¹ÜµÄɨÃèÏÔʾ¼ÆÊýÆ÷×Ô¼Ó
    end
end

always @(cnt_scan)
begin
   case(cnt_scan[15:13])
                //caseÓï¾äµÄ¹¦ÄÜÊÇ°Ñÿһ¸öÊýÂë¹ÜÂÖÁ÷µãÁÁ¡£
                //ÐÞ¸Äcnt_scan[15:13]£¬¿ÉÒÔÐÞ¸ÄÊýÂë¹ÜµÄÏÔʾƵÂÊ¡£
       3'b000 :
          en = 8'b1111_1110;  //µãÁÁµÚһλÊýÂë¹Ü

       3'b001 :
          en = 8'b1111_1101;

       3'b010 :
          en = 8'b1111_1011;

       3'b011 :
          en = 8'b1111_0111;

       3'b100 :
          en = 8'b1110_1111;

       3'b101 :
          en = 8'b1101_1111;

       3'b110 :
          en = 8'b1011_1111;

       3'b111 :
          en = 8'b0111_1111;

       default :
          en = 8'b1111_1110;  //µãÁÁµÚ°ËλÊýÂë¹Ü
    endcase
end
always@(en) //¶ÔÓ¦COMÐźŸø³ö¸÷¶ÎÊý¾Ý
begin
  case(en)
    8'b1111_1110:          //¸ù¾Ý²»Í¬µÄʹÄÜÐźš£
      dataout_buf=0; //ÊýÂë¹ÜÏÔʾ²»Í¬µÄÊý×Ö
    8'b1111_1101:
      dataout_buf=1;
    8'b1111_1011:
      dataout_buf=2;
    8'b1111_0111:
      dataout_buf=3;  
    8'b1110_1111:
      dataout_buf=4;
    8'b1101_1111:
      dataout_buf=5;
    8'b1011_1111:
      dataout_buf=6;
    8'b0111_1111:
      dataout_buf=7;
    default: 
      dataout_buf=8;
   endcase
end

always@(dataout_buf)
begin

  case(dataout_buf)
    4'b0000:
      dataout=8'b1100_0000; //¹²ÑôÊýÂë¹ÜÏÔʾ0µÄ¶ÎÂë
    4'b0001:
      dataout=8'b1111_1001;
    4'b0010:
      dataout=8'b1010_0100;
    4'b0011:
      dataout=8'b1011_0000;
    4'b0100:
      dataout=8'b1001_1001;
    4'b0101:
      dataout=8'b1001_0010;
    4'b0110:
      dataout=8'b1000_0010;
    4'b0111:
      dataout=8'b1111_1000; //¹²ÑôÊýÂë¹ÜÏÔʾ7µÄ¶ÎÂë
    default: 
      dataout=8'b1000_0000;
   endcase
end

endmodule

Dieser Code zeigt auf den 8 7-Segmentanzeigen die Zahlen 7 6 5 4 3 2 1 0 
an.

Als Pinzuweisung wurde wie im Bild programmiert.
Wie kann ich jetzt jeden "Strich" einzeln ansprechen?
Beim DE2-70 Board, welches wir in der Uni haben, kann man jeden "Strich" 
einzeln ansprechen.
Heißt das, dass ich einen Multiplexer zur ansteuerung benötige, wo dann 
mit hoher frequenz jede Zahl einzeln geschrieben wird? (vielleicht in 
dem Beispielprogramm "cnt_scan"

Danke :)

[Thomas T. (knibbel)]

Hallo,

ja, dass wird zwangsläufig auf einen Multiplexer hinauslaufen.

In der Beispiel-BESCHREIBUNG(!) (ich sehe hier keine Programme...) ist 
cnt_scan ein 16 Bit-Zähler, welcher bei jedem Eingangstakt inkrementiert 
(siehe ersten always-Block).

Für den Multiplexer werden aber nur die höchsten 3 Bits verwendet und 
daraus das jeweilige Display enabled (durch setzen des Ausgangs auf 0) 
(siehe zweiten always-Block).

Der dritte always-Block nimmt sich das Enable-Wort (welches eigentlich 
die Ausgänge setzt) und besetzt entsprechend dataout_buf mit einem Wert 
von 0 bis 7 (die 8 bei default dürfte nicht auftreten...)

Der vierte always-Block setzt nun die Datenausgänge in Abhängigkeit des 
"dataout_buf"-Wertes. Hier könntes Du theoretisch die "leuchtenden 
Striche" ändern.

Hoffe, das hilft Dir etwas weiter. LED-Multiplexer in VHDL finden sich 
aber im Netz, da diese Verdrahtung auch z.B. bei einem Spartan3-Board 
von Digilent gegeben ist.

Gruß und viel Erfolg,
Thomas

[Max K. (mku)]

habe es nun gestern hin bekommen.

Das schlimmste war im grunde der Takt, da ich bei der PLL nie unter 10 
MHz einstellen konnte, warscheinlich wegen dem Cyclon II EP2C8Q208C8N.
Ansonsten wäre es zu schnell gewesen und man konnte nichts erkennen.

musste also dazu einen Taktteiler nehmen, den ich damals aus der Uni 
hatte, welcher letzendlich nur aus einem Zähler besteht. Aber dazu muss 
man erstmal durchblicken.

hoffe es sind 2kHz (FPGA_freq hat einen integer wert von 50000000) und 
wird mit 50MHz betrieben:

if (count6 < FPGA_freq/50000) then
          clk2khz <= '0';
          count6 <= count6 + 1;
        elsif (count6 < (FPGA_freq/25000)-1) then 
          clk2khz <= '1';
          count6 <= count6 + 1;
        else
          count6 <= 0;
        end if;

dazu habe ich dann mit diesem kleinen Code das Wort HALLO und einen 
strich der pro sekunde blinkt:
um die schatten zu reduzieren, habe ich immer zwischen den schritten 
alle ausgeschaltet. Durch die 2khz trotzdem nicht erkennbar.

-- 7-Seg ansteuern

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;

entity seg is

  port
  (
    clk50          : in std_logic;
    reset          : in std_logic;
    s_takt        : in std_logic;
    
    segment        : out std_logic_vector(7 downto 0); -- welcher strich angesprochen wird    
    bereich        : out std_logic_vector(7 downto 0) -- welche 7-Seg angesprochen werden soll

    
  );

end entity;

architecture rtl of seg is

begin

  process (clk50, reset)

  variable     cnt : integer range 0 to 15;
  
  begin
---------------------------------------------------------------  
                        -- reset
    if reset = '0' then
      cnt   := 0;
      segment <= "00000000";      
      bereich <= "00000000";
      
---------------------------------------------------------------          
    elsif (falling_edge(clk50)) then
          
      if cnt < 15 then
        cnt := cnt +1;
      else
        cnt := 0;
      end if;
      
      
      case cnt is  
          when 0 =>   bereich <= "01111111";
                  segment <= "00000010";
          when 1 =>   bereich <= "11111111";      -- loeschen der segmente, da sonst schattenbildung
          when 2 =>   bereich <= "10111111";
                  segment <= "11100011";
          when 3 =>   bereich <= "11111111";
          when 4 =>   bereich <= "11011111";
                  segment <= "11100011";
          when 5 =>   bereich <= "11111111";
          when 6 =>   bereich <= "11101111";
                  segment <= "00010001";
          when 7 =>   bereich <= "11111111";
          when 8 =>   bereich <= "11110111";
                  segment <= "10010001";  
          when 9 =>   bereich <= "11111111";
          when 10 =>   bereich <= "11111011";
                  segment <= "11111111";
          when 11 =>   bereich <= "11111111";
          when 12 =>   bereich <= "11111101";
                  segment <= "11111111";
          when 13 =>   bereich <= "11111111"; -- loeschen
          when 14 =>
            if s_takt = '1' then
              bereich <= "11111110";
              segment <= "11111101";
            else
              bereich <= "11111111";
              segment <= "11111101";
            end if;
          when 15 => bereich <= "11111111";

      end case;
        
    end if; -- elsif
          
  end process;

end rtl;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

        if (count6 < FPGA_freq/50000) then
          clk2khz <= '0';
          count6 <= count6 + 1;
        elsif (count6 < (FPGA_freq/25000)-1) then 
          clk2khz <= '1';
          count6 <= count6 + 1;
        else
          count6 <= 0;
        end if;

So macht man keine Takte!
Sondern bestenfalls Clock-Enables:

        clk2khz <= '0';
        if (count6 < FPGA_freq/50000-1) then  -- MINUS 1 NICHT VERGESSEN!!!
          count6 <= count6 + 1;
        else
          clk2khz <= '1';
          count6  <= 0;
        end if;

Das "minus 1" nicht vergessen! Sonst zählst du einen Takt zu viel. Denn 
z.B. sind es von 0...5 schon 6 Takte: 0,1,2,3,4,5,0,1,2,3,4,5,0,1,2,3...

Max K. schrieb:
> Ansonsten wäre es zu schnell gewesen und man konnte nichts erkennen.
Jetzt wird das Problem langsam klarer.

> musste also dazu einen Taktteiler nehmen, den ich damals aus der Uni
> hatte, welcher letzendlich nur aus einem Zähler besteht.
So wird kein Takt erzeugt!

> Aber dazu muss man erstmal durchblicken.
Achtung: du bist noch auf dem falschen Weg!

> hoffe es sind 2kHz (FPGA_freq hat einen integer wert von 50000000)
Dann mach es wie ich hier beim Lauflicht:
http://www.lothar-miller.de/s9y/archives/61-Lauflicht.html
Das ganze Design läuft mit 10MHz und deas Lauflicht taktet trotzden nur 
dreimal pro Sekunde.
Oder wie hier bei der Baudratenerzeugung:
http://www.lothar-miller.de/s9y/archives/48-RS232.html
Oder beim DCF77-Decoder:
http://www.lothar-miller.de/s9y/archives/77-DCF77-Decoder.html
Oder:
http://www.lothar-miller.de/s9y/categories/47-PWM
Oder:
http://www.lothar-miller.de/s9y/archives/63-RC-5-Empfaenger.html
Immer das selbe: das gesamte Design läuft mit ein und demselben Takt. 
Nur werden über Vorteiler irgendwelche Komponenten erst nach Ablauf 
einiger Takte aktiv.

[Thomas T. (knibbel)]

Hallo,

mir fielen noch ein paar Details auf:

A) Dein Design arbeitet mit einem negativen Takt. Kann man machen, 
muss man hier aber nicht. Vielleicht ist das auch nur meine Angewohnheit 
immer auf eine positve Taktflanke zu triggern...

B) Du hast einen asynchronen Reset drin. Lege den Resetteil mit ein den 
synchronen Teil. (Wenn Du schon auf Lothars Seiten bist, dann schau Dir 
auch gleich seine Ausführungen zu asynchronen Resets an...)

C) Im Resetteil schaltest Du alle Displays an (bereich <= "00000000"), 
eher solltest Du alle Displays ausschalten (bereich <= "11111111").

D) Du musst hier nicht mit PLLs oder Ähnlichen Sachen arbeiten. Das geht 
viel einfacher, wenn Du Dir das chinesische Verilog-Beispiel genau 
anschaust:

Hier wird ein 16 Bit-Zähler benutzt, von denen Bit 15, 14 und Bit 13 für 
deine CASE-Abfrage verwendet werden können. Du lässt diesen 16 
Bit-Zähler einfach mit dem 50MHz-Takt hochzählen. Die unteren 13 Bit vom 
Zähler "takten" dann bei jedem Überlauf dieses 13 Bit-Zählers (Bit 12 
bis Bit 0) den 3 Bit-Zähler (Bit 15 bis Bit 13). Das heisst, Du hast 
automatisch einen Vorteiler von 2 hoch 13, also von 8192. Dadurch zählt 
dann dein Zähler für die CASE-Abfrage mit einer Frequenz von etwas über 
6kHz. Das ist gar nicht mehr so schnell. Damit kannst Du Dir dann auch 
die Zwischenstufen für das Übersprechen der Segmente sparen...

Gruß,
Thomas