Hallo,
ich versuche einen inout Port in Verilog zu nutzen.
Im Constraints File habe ich ihn folgendermaßen angegeben:
1 | NET "IIC_SDA_SFP" LOC = "E6"; ## 4 on P2
|
In meinem Top Modul rufe ich ihn wie folgt auf:
Wenn ich es so synthetisiere, ohne den Port zu nutzen, treten keine
Fehler auf. Wenn ich den Port jedoch mit einem Modul nutze, kommt
folgende Fehlermeldung:
ERROR:ConstraintSystem:59 - Constraint <NET "IIC_SDA_SFP" LOC = "E6";>
[constraints.ucf(31)]: NET "IIC_SDA_SFP" not found. Please verify
that:
1. The specified design element actually exists in the original
design.
2. The specified object is spelled correctly in the constraint source
file.
Um das Modul zu instanziieren gehe ich so vor:
1 | I2C_Wrapper I2C (
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2 | .reset(reset), //in
|
3 | .ref_clk(i2c_ref_clk), //in
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4 | .SDA(IIC_SDA_SFP), //inout
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5 | .SCL(IIC_SCL_SFP), //out
|
6 | .data(data) //out
|
7 | );
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So wie ich das sehe habe ich überall den gleichen Namen für den Port
benutzt, weswegen ich mir die Fehlermeldung nicht erklären kann. Kann es
vielleicht daran liegen das es ein inout Port ist und ich damit
irgendetwas falsch mache?
Danke!
