wWarum wird nicht geschoben

[A. Z. (Firma: Unkown) (b-net)]

Hallo allerseits,

könnte einer oder der andere mir sagen, wo der fehler im folgenden Code 
ist

VAL_TMP muss zum buffer-Block geschoben werden und dann wird gespeichert

aber passiert nix

type state_command is ( idle , start_mess, finish_mess);
signal state, nextstatus : state_command; 

signal byte_count        : INTEGER RANGE 0 TO 7:=0;    -- Die zu empfangenden Bytes --
signal bit_count        : INTEGER RANGE 0 TO 10:=0;   -- Bits zum Byte (1Start-8DATA-2Stopp)--
signal trigger_count      : INTEGER RANGE 0 TO 9:=0;      -- trigger-Zähler um 10--
signal time_count        : INTEGER RANGE 0 TO 650:=0;   -- Vorwert zum Frqeuzenteiler 38,4kHz--
signal time_trigger_count  : INTEGER RANGE 0 TO 117:=0;   -- zeitliche trigger--
signal value_count      : INTEGER RANGE 0 TO 9:=0;     -- temporäres super Byte.--

signal synch_state      : STD_LOGIC :='0';
signal in_process        : STD_LOGIC := '0';         -- Status im Process--
signal start          : STD_LOGIC := '0';         -- Status los gehts--
signal check_bit        : STD_LOGIC := '0';         -- Kontrolle des ersten bit vom Datenstrom
signal finish          : STD_LOGIC := '0';         -- Status Ende
signal tmpValue        : STD_LOGIC_VECTOR(71 downto 0):= (others => '0'); -- Bitstream.
signal tmp_clk_out      : STD_LOGIC := '0';         -- Clock für LaRousse
signal CLK_LR_INIT      : STD_LOGIC :='0'; 
signal TMP_VAL_1        : STD_LOGIC_VECTOR(71 downto 0):= (others => '0');

begin

Clock_LR: Vorwzhl
Port map (
        Clk => CLK, 
        Rst => RESET,
        CTL_DOTO => CTL_TODO,
            ZClk => CLK_LR
      );


Process (CLK, RESET)
begin

if (RESET ='1') then
--    byte_count         <= 0;        
--    bit_count          <= 0;      
--    trigger_count      <= 0;    
--    time_count        <= 0;    
--    time_trigger_count  <= 0;
--    value_count        <= 0;
--    tmp_clk_out        <= '0';
--    in_process        <= '0';
--    finish          <= '0';
--    start            <= '0';
--    tmpValue          <= (others => '0');
--    tmp_clk_out        <= '0';
    state            <= idle;
elsif (rising_edge(CLK)) then
    state <= nextstatus;
end if;
end Process;

Process (CLK, DATA_IN)
begin

if (rising_edge(CLK)) then

      case state is
            when idle =>
                byte_count         <= 0;        
                bit_count          <= 0;      
                trigger_count      <= 0;  
                value_count        <= 0;
                in_process        <= '0';
                finish          <= '0';
                start            <= '0';
                tmpValue          <= (others => '0');
                CTL_STATE        <= "00";
                
                if (CTL_TODO = '1' and in_process = '0' and finish = '0') then
                    in_process <= '1';
                    nextstatus <= start_mess;
                end if;
                    
                
            when start_mess =>
                  CTL_STATE <= "10";--messung
                  start <='1';
                if (in_process = '1' and start ='1' and finish = '0') then
                  if (DATA_IN = '0') then
                      check_bit <= '1';
                  else
                  nextstatus <= idle;
                  end if;
                  if (check_bit = '1') then
                      trigger_count <= trigger_count+1;
                  end if;
                  if (trigger_count = 9) then
                      if (bit_count > 0 and bit_count < 8) then
                          tmpValue <= tmpValue(70 downto 0) & DATA_IN;
                          bit_count <= bit_count +1;
                        if (bit_count = 10) then
                          TMP_VAL_1 <= tmpValue;
                          trigger_count <= 0;
                          bit_count <= 0;
                          check_bit <= '0';
                          finish <= '1';
                          start <= '0';
                        end if;
                      else -- ERRORgen
                      CTL_ERROR <= x"45";
                      
                    end if;
                  end if;
                elsif (finish = '1' and start ='0') then
                    nextstatus <= finish_mess;

                end if;  
            when finish_mess =>  
                  WRITE_ENABLE <= '1';
                  CTL_STATE <= "01";-- fertig
                  nextstatus <= idle;
      end case;
end if;
end Process;      

TMP_VAL <= TMP_VAL_1;
      
end Behavioral;

[A. Z. (Firma: Unkown) (b-net)]

Dieser Code ist für ERfassung Datenstroms. Ich bitte euch, ich hatte 
Kopfschmerzen weil ich jedes stück im code geprüft hab. Er sollte 
funktionieren

danke im voraus

[Lattice User (Gast)]

Was sagt die Simulation?

[Achim S. (Gast)]

A. ZANAM schrieb:
> VAL_TMP muss zum buffer-Block geschoben werden und dann wird gespeichert

VAL_TMP kommt in deinem Code nicht vor, dafür aber TMP_VAL_1, tmpValue 
und TMP_VAL. Da kann man schon mal die Übersicht verlieren.

A. ZANAM schrieb:
> if (bit_count > 0 and bit_count < 8) then
>   tmpValue <= tmpValue(70 downto 0) & DATA_IN;
>   bit_count <= bit_count +1;
>   if (bit_count = 10) then
>      TMP_VAL_1 <= tmpValue;

bit_count muss also zwischen 0 und 8 liegen und gleichzeitig gleich 10 
sein, damit du den Wert an TMP_VAL_1 zuweist? Das wird wohl nicht gut 
funktionieren. Davon abgesehen wird bit_count leider nie größer als 8 
werden.

Lattice User schrieb:
> Was sagt die Simulation?

Genau: simuliere den Code, dann findest du auch ohne Kopfweh wo es 
hängt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

So einen Zwitter aus Ein- und Zwei-Prozess-Schreibweise habe ich noch 
nirgends gesehen:

elsif (rising_edge(CLK)) then -- getaktet...
    state <= nextstatus;      -- Zustand übernehmen
end if;
end Process;

Process (CLK, DATA_IN) -- BTW: dieser Prozess ist eigentlich nur auf clk sensitiv.
begin

if (rising_edge(CLK)) then    -- nochmal getaktet :-o

      case state is
            when idle =>
                ...
                if (CTL_TODO = '1' and in_process = '0' and finish = '0') then
                    nextstatus <= start_mess;   -- hoppala !!!
                end if;

Das gibt einen Takt Latency, der sicher nicht gewollt ist!

[A. Z. (Firma: Unkown) (b-net)]

Danke euch, ich habs hingekriegt und die Simulation sieht super aus
:>