Typenumwandlung von einer Variable in Vector.

[peter (Gast)]

Hallo, guten Tag.
Ich möchte bitte eine Typenumwandlung von einer Variable in Vector.
Das unten funktioniert.
Wie macht man es denn ohne die "8" hinten in der Klammer wenn die 
Variable zb so heisst: variable xx : integer range 0 to 45 := 0;

Danke.
GRuss
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begin
   process(clk)
   variable xx : integer range 0 to 255 := 0;

   begin
     if rising_edge(clk) then
       if (c<12499999 ) then
         c <= c+1;
       else
         c <= 0;
         if (xx<255) then
           xx := xx+1;
         else
           xx :=0;
         end if;
       end if;
    end if;

    leds <= std_logic_vector(to_unsigned(xx,8));
   end process;
end Behavioral;
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[daniel__m (Gast)]

peter schrieb:
> Wie macht man es denn ohne die "8" hinten in der Klammer wenn die
> Variable zb so heisst: variable xx : integer range 0 to 45 := 0;

a) Die 8 hat in diesem Fall nichts mit der Variablen zu tun.

b) Ich glaube, dass Stichwort hierzu heißt "VHDL Predefined Attributes"

gruß

[peter (Gast)]

Jup danke.

Ist also für meine led gedacht die mit :
leds : out STD_LOGIC_VECTOR(7 downto 0);
angelegt wurde.

Gruss

[berndl (Gast)]

es wird aber trotzdem wohl nicht so wie gedacht funktionieren, weil du 
fuer 'xx' eine Variable verwendest und auf '<255' abfragst. Warum 
Variable? Und wenn schon Variable, warum nicht mit 'range' Angabe?
Sorry, aber ich habe den Eindruck, du kopierst dir von irgendwoher 
irgendwas zusammen ohne Sinn und Verstand...

[berndl (Gast)]

ok, 'xx<255' funktioniert hier, aber erklaer mal in eigenen Worten 
warum?

[peter (Gast)]

Hmmm...
variable xx : integer range 0 to 255 := 0;
Range ist vorhanden.

ok, 'xx<255' funktioniert hier, aber erklaer mal in eigenen Worten

Ich brauche 0 bis 254 nicht die 255.

GRuss

[peter (Gast)]

Ich wollte mal Testen wie sich eine Variable verhält wenn die zur led 
umgelenkt wird durch Typenwandlung. Ich wusste vorher auch nicht das 
Variable nur innerhalb vom Process Gültigkeit hat. Mit signal xx : 
integer range 0 to 255 := 0; habe ich auch schon getestet. Die befindet 
sich ausserhalb vom Process. Das mußte mir erst mal klar werden.

GRuss

[peter (Gast)]

Ich habe jetzt ja auch mal rausgefunden das bei Range wieder bei "0" 
angefangen wird wenn das Ende erreicht ist. Ich dachte vorher das es ins 
ungewisse geht mit dem Zählen.

GRuss

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

peter schrieb:
> Ich habe jetzt ja auch mal rausgefunden das bei Range wieder bei "0"
> angefangen wird
Sag auch mit welcher Toolchain und welcher Version...

> Ich dachte vorher das es ins ungewisse geht mit dem Zählen.
Es ging noch nie bis ins Ungewisse, sondern immer nur bis zur nächsten 
Zweierpotenz...

[Duke Scarring (Gast)]

peter schrieb:
> Ich wusste vorher auch nicht das
> Variable nur innerhalb vom Process Gültigkeit hat.
Sollte Dein VHDL-Buch nicht langsam mal da sein?
Falls ja, dann lies es auch!

Duke

[peter (Gast)]

Mit QuartusSetupWeb-13.0.0.156 und ModelSimSetup-13.0.0.156

Gruss

[berndl (Gast)]

peter schrieb:
> Ich habe jetzt ja auch mal rausgefunden das bei Range wieder bei "0"
> angefangen wird wenn das Ende erreicht ist.

das glaube ich erstmal nicht! Range sagt nur dem Synthesizer, wieviel 
Bits er veranschlagen soll. Er baut dir aber bei range is 0 to 10 keinen 
Ueberlaufdetektor ein!

[peter (Gast)]

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das glaube ich erstmal nicht! Range sagt nur dem Synthesizer, wieviel
Bits er veranschlagen soll. Er baut dir aber bei range is 0 to 10 keinen
Ueberlaufdetektor ein!
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Kannst du halten wie ein Dachdecker....ämm Ueberlaufdetektor...
Ich kann damit leben....
Gruss

[berndl (Gast)]

peter schrieb:
> Kannst du halten wie ein Dachdecker....ämm Ueberlaufdetektor...
> Ich kann damit leben....

Gruss vom Dachdecker. Wollen wir wetten?

[Dachdecker-Kollege (Gast)]

berndl schrieb:
> Wollen wir wetten?

Ich setze 10 Taler auf berndl ;-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dachdecker-Kollege schrieb:
> Ich setze 10 Taler auf berndl ;-)
Ich glaube es auch frühestens, wenn ich den RTL-Plan gesehen habe.

Aber der Test ist einfach:
Peter, lass diese Beschreibung mal auf 3 nebeneinander liegende LEDs 
laufen und mach ein kurzes Filmchen davon:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity RangeTest is
    Port ( clk : in  STD_LOGIC;
           led1 : out  STD_LOGIC;
           led2 : out  STD_LOGIC;
           led3 : out  STD_LOGIC);
end RangeTest;

architecture Behavioral of RangeTest is
signal cnt1 : integer range 0 to 67108863 := 0; --> 26 Bits nötig
signal cnt2 : integer range 0 to 33554433 := 0; --> 26 Bits nötig
signal cnt3 : integer range 0 to 33554433 := 0; --> 26 Bits nötig
begin

  process begin
    wait until rising_edge(clk);
    cnt1 <= cnt1 + 1;       -- Überlauf implizit
    
    cnt2 <= cnt2 + 1;       -- wie cnt1 oder wie cnt3?
    
    if cnt3 < 33554433 then -- Überlauf explizit
      cnt3 <= cnt3 + 1;
    else 
      cnt3 <= 0;
    end if;
  end process;
  
  led1 <= to_unsigned(cnt1,26)(25);
  led2 <= to_unsigned(cnt2,26)(25);
  led3 <= to_unsigned(cnt3,26)(25);
  
end Behavioral;

Für die Xilinx ISE sind auf jeden Fall led1 und led2 das Selbe 
(siehe Screenshot vom Technology Schematic).

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Und auch mit Synplify gibts keinen automatischen Überlauf am range...

[berndl (Gast)]

Dachdecker-Kollege schrieb:
> berndl schrieb:
>> Wollen wir wetten?
>
> Ich setze 10 Taler auf berndl ;-)

Hallo 'Kollege'. Danke fuer die moralische Unterstuetzung (gilt auch 
fuer Lothar) :o)

[peter (Gast)]

LED 1-2 blinkt Zeitgleich, LED 3 blinkt überhaupt nicht.

Gruss

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

peter schrieb:
> LED 1-2 blinkt Zeitgleich, LED 3 blinkt überhaupt nicht.
Mit einem Oszi würde man an der LED 3 ganz kurze Peaks sehen 
(Tastverhältnis 2:33554431).
Fazit: auch Quartus macht keinen automatischen Überlauf an den range 
Grenzen.
Denn sonst müsste konsequenterweise so ein Überlauf hier auch gehen:
... range 10 to 20;
... range -10 to 10;