Hallo Community, ich bin ein Frischling was Layouten angeht. Ich habe mich dennoch belesen und versucht es bestmöglich anzuwenden. Ich würde mich über konstruktive Kritik freuen, denn ich möchte auch etwas lernen. Mich persönlich interessieren die nötigen Leiterbahnbreiten und die dazugehörigen Abstände, die nötig sind. Ich habe Leiterbahnbreiten zwischen 0.3 und 0.4 benutzt. Vor dem Layouten habe ich die Standardeinstellungen beibehalten, weil ich es nicht besser wusste. Bei v2 des Layouts habe ich diese großen Potenzial-Flächen benutzt. in erster linie um dem Fräser etwas arbeit abzunehmen. habe die flächen gekennzeichnet. bin mir da auch nicht sicher ob so etwas zulässig ist.
Angehängte Dateien:
-
layout_v1.png
100 KB -
layout_v2.png
160 KB -
plan.png
22 KB
Schön, dass du was lernen willst! Das Layout ist für den Anfang gar nicht so schlecht, besser geht es aber immer. ;) Eine Frage vorweg: Kann dein Fräser überhaupt die feinen Pads für die QFNs zuverlässig fräsen? Dann fällt auf, dass Kondensatoren oftmals nicht optimal plaziert sind. Besonders die für den Microcontroller müssen deutlich näher ran. Du solltest versuchen, gerade die kleinen 100nF-Kondensatoren so nah wie möglich an die Pins zu packen. Und zwar möglich so nah wie möglich, 1cm Abstand oder weniger sind anzustreben. C6, C8, C9 geistern z.B. am anderen Ende der Platine rum: Da sind die ziemlich wirkungslos. So eine Schaltung freut sich übrigens auch darüber, wenn auch ein paar Kondensatoren etwas höherer Kapazität da sind. Es ist nicht so klar, was du damit machen willst, aber gerade wenn etwas mehr Strom gezogen wird, würde ich noch Kondensatoren mit 10uF und 47uF/100uF empfehlen. Die gibt es auch in klein und das stabilisiert die Spannung einfach.
Wenn du deinen µC 45° nach links drehst, werden dort viele Verbindungen einfacher ;-)
Peter Ullrich schrieb: > Ich würde mich über konstruktive Kritik freuen, denn ich möchte auch > etwas lernen. Hallo Peter, wenn Du Flächen füllst dann a) stelle eine vernünftige Anbindung sicher. Also nicht einfach "pour und forget". Die Fläche auf der linken Seite ist NICHT sorgfältig verbunden sondern nur über R2. b) fülle möglichst keine Signale. D1 und D2 sind großflächig mit der Fläche auf der linken Seite verbunden. Das lockt geradezu die EMV-Probleme. rgds
Danke erstmal an alle Ratschläge und danke natürlcih auch an das Lob, das weiß ich zu schätzen. someone schrieb: > Eine Frage vorweg: Kann dein Fräser überhaupt die feinen Pads für die > QFNs zuverlässig fräsen? Das wird sich zeigen. Der Professor hat die Rahmenbedingungen aber so festgelegt. Also die ICs, die zu verwenden sind. someone schrieb: > Besonders die für den Microcontroller müssen deutlich näher ran. Du > solltest versuchen, gerade die kleinen 100nF-Kondensatoren so nah wie > möglich an die Pins zu packen. Und zwar möglich so nah wie möglich, 1cm > Abstand oder weniger sind anzustreben. C6, C8, C9 geistern z.B. am > anderen Ende der Platine rum: Da sind die ziemlich wirkungslos. > So eine Schaltung freut sich übrigens auch darüber, wenn auch ein paar > Kondensatoren etwas höherer Kapazität da sind. Es ist nicht so klar, was > du damit machen willst, aber gerade wenn etwas mehr Strom gezogen wird, > würde ich noch Kondensatoren mit 10uF und 47uF/100uF empfehlen. Die gibt > es auch in klein und das stabilisiert die Spannung einfach. Das werde ich berücksichtigen. Es handelt sich um Beschleunigungssensoren. Laut Datenblatt ziehen die aber keine sonderlich großen Ströme. Mike schrieb: > Wenn du deinen µC 45° nach links drehst, werden dort viele Verbindungen > einfacher Daran habe ich noch garnicht gedacht. Ich werde es probieren. 6A66 schrieb: > wenn Du Flächen füllst dann > a) stelle eine vernünftige Anbindung sicher. Also nicht einfach "pour > und forget". Die Fläche auf der linken Seite ist NICHT sorgfältig > verbunden sondern nur über R2. Das habe ich nicht wirklich verstanden. Was meinst du damit? 6A66 schrieb: > b) fülle möglichst keine Signale. D1 und D2 sind großflächig mit der > Fläche auf der linken Seite verbunden. Das lockt geradezu die > EMV-Probleme. Das macht Sinn. Sollte ich dann eine GND-Fläche um die gesamte Schaltung legen?
Eine andere Frage, wie willst du die QFN auflöten? Wenn du das mit der Hand machen möchtest, dan rate ich dir, die Pads nach aussen deutlich länger zu machen. Grundsätzlich ist für Handbestückung ein längeres Pad zu empfehlen.
Peter Ullrich schrieb: > 6A66 schrieb: >> wenn Du Flächen füllst dann >> a) stelle eine vernünftige Anbindung sicher. Also nicht einfach "pour >> und forget". Die Fläche auf der linken Seite ist NICHT sorgfältig >> verbunden sondern nur über R2. > > Das habe ich nicht wirklich verstanden. Was meinst du damit? Hallo Peter, Masseflächen werden immer kurz oder über einige Vias in der Fläche angebunden. Das geht bei Dir nicht da Du ja einseitig bist. Also am besten DICKE Verbindungsleitungen. Die Leitung unter R1 wäre dazu nicht tauglich. Peter Ullrich schrieb: > 6A66 schrieb: >> b) fülle möglichst keine Signale. D1 und D2 sind großflächig mit der >> Fläche auf der linken Seite verbunden. Das lockt geradezu die >> EMV-Probleme. > > Das macht Sinn. Sollte ich dann eine GND-Fläche um die gesamte Schaltung > legen? Muss nicht sein. GND-Flächen werde erst so richtig wirksam wenn Doppelseitig gelayoutet wird. rgds
Sven schrieb: > Eine andere Frage, wie willst du die QFN auflöten? Wenn du das mit > der > Hand machen möchtest, dan rate ich dir, die Pads nach aussen deutlich > länger zu machen. Grundsätzlich ist für Handbestückung ein längeres Pad > zu empfehlen. Es wird nicht von Hand gelötet. Soweit ich das verstanden habe, wird es mit einem Zinnbad gemacht. Habe ich bisher noch nicht gesehen. Kommt aber bei Fertigstellung des Layouts. Warum haben GND-Flächen bei Doppelseitigen Platinen Vorteile? Sind die von mir gemachten Abstände groß genug? Beispielsweise fahre ich mit 0.3mm Leiterbahnstärke durch die 0 Ohm Brücken. Eagle meckert schon bei den Abständen der QFN-Pads. Auf die habe ich aber keinen Einfluss. Welche Einstellungen sollte ich vornehmen?
Peter Ullrich schrieb: > Eagle meckert schon bei den Abständen der QFN-Pads. Gute Einstellungen ergeben sich u.a. aus Stabilität , Toleranzen und Werkzeugen des Fertigungsprozesses und sind auch Erfahrungswerte. D.h. für jeden Fertigungsprozess sollte es einen dru-File für Eagle geben. Ob euer Fräser die QFN-Pads sauber genug hinbekommt, müßt ihr ausprobieren und ggf. die Parameter für den Design Rule Check anpassen.
Angehängte Dateien:
-
layout_v1.png
100 KB -
layout_v1a.png
100 KB
Ich habe mal die Schaltung optimiert. Die Kapazitäten habe ich nun umgelegt. Den Mikrocontroller um 45° zu drehen habe ich aus Platzgründen vermieden. Ich werde mir dies doch für ein nächstes Projekt merken und erproben. Habe jetzt weder GND- noch VCC-Pads benutzt. Ich lade die Schaltung, wie sie vorher war auch nochmal hoch um einen direkten Vergleich nebeneinander zu haben. Weitere Verbesserungsvorschläge und Tipps sind erwünscht. Ansonsten werde ich das Ergebnis schonmal dem Professor vorlegen.
Ich würde R17 und R19 noch weiter nach rechts setzen. Beim Bestücken sind nach aktuellen Stand die Widerstände zwischen der PCB und dem Wannenstecker (ISP).
Peter Ullrich schrieb: > Weitere Verbesserungsvorschläge und Tipps sind erwünscht. Ansonsten > werde ich das Ergebnis schonmal dem Professor vorlegen. Eines solltest Du auf jeden Fall noch beachten: Die Abblockkondensatoren der ICs sollten immer SO NAH ALS MÖGLICH am Bauteil liegen - das tun sie aktuell überhaupt nicht! So nah als möglich heißt z.B. etwa 5mm sonst erfüllen Sie nicht den Zweck. Als Endprodukt würde ich da noch dran feilen, das ganze doppelseitig machen und in China (e.g. Iteadstudio, elecrow) Muster bestellen (etwa 15EUR für 10 Stück. Die sind dann mit Lötstoplack, durchkontaktiert und verzinnt - also wirklich schon professionell. Feilen: Die ganzen 0-Ohm Brückenwiderstände raus. Gleiche Leiterzugbreiten (ich denke da geht 0,25mm und 0,3mm durcheinander). Anordnung der Lötverbindungen (Stecker, Buchsen, Taster, LEDs, ...) Optimierung der Anordnung der ICs 90Grad Winkel raus (das diskutiere ich jetzt nicht sonst wird das ein Glaubenskrieg) rgds
6A66 schrieb: > Feilen: Mal noch so als Idee: Das "designed by ..." braucht sehr viel Platz - für mich (ich bin auch Ing.) etwas proll. Ist aber vielleicht den jungen Jahren geschuldet - war bei mir ähnlich). Inzwischen setzte ich nur die Initialen irgendwo versteckt ins Layout - befriedigt das Ego und ist unauffällig. rgds
6A66 schrieb: > Feilen: Wichtiger: Artikelbezeichnung + Revision + Bauteilseite + Anschlussbezeichungen ins Kupfer
Was war deine Aufgabenstellung ? " Schaltplan machen und Bauteile nach deinen Wünschen platzieren und alles verbinden " ? Wenn ja, dann hast du das erfolgreich geschafft. Willst du beeindrucken oder aus der Masse hervortreten, dann muss das Layout nochmal ändern. Die Platine geht noch kleiner, eine andere Platzierung und Ordnung der Bauteile würde die Platine besser aussehen lassen. Die 45 ° Winkel solltest du dir schon mal angewöhnen. Alleine wenn du den IC um 90 Grad gegen Uhrzeigersinn drehst, lassen sich die Leiterbahnen besser routen. Die Wörter „ Designed by „ kannst du dir sparen, die bringen kein nützlichen Mehrwert. Dein Name und Semester oder deine Immatrikulationsnummer reichen völlig. Schöner wäre es ein kurzer Titel der Platine mit Versionskennung. Du kannst alle Leiterbahnen in 0,3mm routen, die Vias mit 0,4mm Bohrung und 0,8 -1mm Durchmesser, das ist angenehmer beim Löten der Brücken. Durchkontaktierungen für THT Bauteile oder mechanisch stärker belastete Verbindungen würde ich mit einem größeren Durchmesser machen, also die Bohrung wie im Datenblatt, aber der Durchmesser des Kupfers drum rum größer. Oder mit Teardrops oder zumindest mit dickeren Leiterbahnstücken raus gehen (z.B. 1mm und dann auf 0,3mm verjüngen). Zwischen zwei Pins von den Sensoren hast du mit einer Verbindung ein „H“ erstellt, ich würd die Fläche füllen, es sieht dann wie ein großes Pad für zwei Pins aus.
Bitte die Pins 2 und 6 am ISP vertauschen, sonst knallt es bei Programmieren. Gruß Gunther
Da du schon bei Version 1a bist ist es nur anzuraten die Versionsnummer in Kupfer zu machen, es gibt auch Pinouts die dem erste Pin eine andere Form geben. Grund ist, dass der teure Bestückungsdruck gerne eingespart wird. Alle lebenswichtigen Informationen sollten also in Kupfer vorhanden sein. Mechanik: Um Befestigungsbohrungen möglichst viel Abstand lassen, denn Scheiben und Distanzbolzen sind zumeist größer als der Schraubenkopf. Routing: Der kürzeste Weg ist immer der beste, also 45° Winkel machen, und das so früh wie möglich. Bei Eagle nicht nachträglich Rumpfuschen sondern ripup und neu routen, geht am schnellsten. Bestückungsdruck: Man kann die Texte vom Bauteil trennen und dann geschickt platzieren. Spezial Tipp für Eagle: Im Schaltplan die Bauteile mal bewegen und schauen ob alle Pins angekoppelt sind, nur weil da ein grüner Strich ist, bedeutet das gar nichts ! Dann ERC und DRC. An der Mega sind mindestens zwei Pins nicht geroutet!
Angehängte Dateien:
-
plan.png
21 KB -
layout_v1b.png
46 KB
Gunther schrieb: > Bitte die Pins 2 und 6 am ISP vertauschen, sonst knallt es bei > Programmieren. Sehr wichtig. Der Tipp kam in letzter Sekunde. Dickes Danke. Habe jetzt versucht in der Kürze so viele Tipps wie möglich umzusetzen. Ein neues Layout kam nicht in Frage. Wir müssen uns mit dem Zeitplan ranhalten. Wir benutzen eine Fräse, die bei Testläufen auch die kleinen Pads des Sensors sauber trennen konnte. Im nächsten Schritt soll die Lötpaste entweder mit dem "Fräs-Automaten" oder mit Hilfe einer Maske und einem Siebdruck aufgetragen werden. Dann wird noch bestückt und die Platine kommt in den Ofen. Ich bedanke mich bis hierhin schonmal an alle Helfer.
Sorry, das die Pins an der Mega nicht gerouted sind war falsch meinerseits, aber bei C3-C5 ist ein Luftlinie !? Ratsnest zeigt auch an wie viele Luftlinien noch da sind, DRC sagt nix dazu ! Ist geprüft worden ob die nicht belegten Pins der ICs offen bleiben können ? Bei selbst gemachten Platinen würde ich es immer vermeiden Vias auf durchlaufende Leitungen zu setzen, sonder etwas daneben. Man hat da ja keine echten Vias, sieht am PC nur so aus. (Anm.: Führt zu üblen Problemen beim Löten, wenn bei trough hole Bauteilen am Pin der Layer wechselt, ohne echtes Via.)
R17 und R19 sind immer noch zwischen der PCB und dem Wannenstecker (ISP). Viel Spass beim Bestücken. /*ironie*/
Wie bohrt ihr die Löscher? ich würde einen grösseren Restring bei der ISP, Taster und den Brücken vorsehen. Kann man einfach bei DRC Prüfung einstellen, wird dann automatisch gemacht. Wenn ihr per Hand Bohrt würde ich die Löcher verkleinern, um eine bessere Bohrerführung zu haben. Im layout die ULP "drill-aid" ausführen und das Zentrierloch auf 0,2 bis 0,3mm einstellen. Es wird der Layer 116 erstellt mit den Zentrierlöchern. Gruß Gunther
Eagle_Layouter schrieb: > R17 und R19 sind immer noch zwischen der PCB und dem Wannenstecker > (ISP). > > Viel Spass beim Bestücken. /*ironie*/ Schau mal genau hin! der Wannenstecker ist auf der anderen Seite. Gruß Gunther
besucher schrieb: > bei C3-C5 ist ein Luftlinie !? > Ratsnest zeigt auch an wie viele Luftlinien noch da sind, DRC sagt nix > dazu ! > Da zwischen ist eigentlich das selbe Signal. Aber wegen einer 0-Ohm Brücke meckert er, dass dort eine Verbindung fehlt. Ich hab schon probiert das Signal umzubenennen, aber EAGLE wollte mich nicht machen lassen. Gibt's da auch einen tipp? Im Forum habe ich natürlich auch schon gesucht... > Ist geprüft worden ob die nicht belegten Pins der ICs offen bleiben > können ? > Ja wurde beachtet. Die NC-pins (Not connected) durfte ich offen lassen oder mit Vcc bzw. GND verbinden. Da ich dann aber noch einige Brücken benötigen würde, hab ich es gelassen. > Bei selbst gemachten Platinen würde ich es immer vermeiden Vias auf > durchlaufende Leitungen zu setzen, sonder etwas daneben. Man hat da ja > keine echten Vias, sieht am PC nur so aus. (Anm.: Führt zu üblen > Problemen beim Löten, wenn bei trough hole Bauteilen am Pin der Layer > wechselt, ohne echtes Via.) Ich lade mal ein Bild der gefrästen Platine hoch. Da sieht soweit eigentlich alles ganz gut aus. Gunther schrieb: > Wie bohrt ihr die Löscher? > Das passiert zeitgleich mit dem Fräsen. Das ist ein vollautomat, bei dem nur eine Gerber-Datei nötig ist. > ich würde einen grösseren Restring bei der ISP, Taster und den Brücken > vorsehen. > Ich habe die Bauteile wie ich sie verwenden soll vom Prof bekommen (Eagle Board-Datei). Nicht die Bibliothek. Konnte den restring separat nicht ändern. Bei den vias konnte ich die manuell vergrößern. Hab ich auch gemacht. Noch eine Frage zu den Dioden. Welche könnte ich da nehmen? Bin da wirklich unerfahren. Bei Widerständen ist das relativ einfach, aber bei Dioden gibt es ja zig Spezifikationen. Ich hatte an diese gedacht: http://de.farnell.com/bourns/cd0603-b00340/diode-schottky-30ma-45v-603/dp/1456534
:
Bearbeitet durch User
Michael Reinelt schrieb: > Vermeide 90°-Winkel bei Leiterbahnen... Bullshit. Wurde mehrfach gezeigt, dass das bis 10 GHz keinen messbaren Einfluss hat. http://www.ultracad.com/articles/90deg.pdf 6A66 schrieb: > Muss nicht sein. GND-Flächen werde erst so richtig wirksam wenn > Doppelseitig gelayoutet wird. So ein Unsinn. Doppelseitige GND-Flächen machen mehr probleme als dass sie gutes tun (außer bei Coplanar Waveguides). Wenn man so etwas unbedingt machen will dann muss man die beiden Massenflächen sehr gut verbinden. Das geht nur mit möglichst vielen Vias. Der Viaabstand sollte dazu Lambda / 6 oder kleiner sein. Wobei sich Lambda aus der Anstiegs bzw. Abfallzeit der steilsten Flanke berechnet. Das willst du bei selbst gemachten Platinen nicht machen. GND-Flächen werden erst richtig wirksam wenn sie (a) durchgehen sind und kein Flickenteppich und (b) zusammen mit einer Vcc Fläche einen Plattenkondensator bilden.
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.