Hallo,
ich habe folgendes Verständnisproblem:
In meinem Design speise ich 40 MHz extern ein und erhöhe dann mit dem
PLL die Frequenz auf 400 MHz.
Wenn ich nun nach Place& Route in den Timing Report schaue bekomme ich
folgendes heraus:
1 | Timing Summary
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2 | -------------------
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3 | Design statistics:
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4 | Minimum period: 10.000ns{1} (Maximum frequency: 100.000MHz)
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5 | Maximum path delay from/to any node: 1.741ns
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Ich habe für den externen Takt den ich einspeise ganz normal ein
Constraint gesetzt:
1 | TIMESPEC TS_CLK_IN1 = PERIOD "CLK_IN1" 25 ns HIGH 50 %;
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Ich kann mit weiteren Timing Constraints mein Design optimieren aber in
dem Timing Summary ändert sich die 'Minimum Period' nicht.
Nehme ich das Constraint für die Clock die ich einspeise aber raus.
Dann sehe ich folgendes in der Timing Summary:
1 | Timing Summary
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2 | -------------------
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3 | Design statistics:
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4 | Minimum period: 1.741ns{1} (Maximum frequency: 574.383MHz)
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5 | Maximum path delay from/to any node: 1.741ns
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Kann es sein das bei den Auswertungen erst eine Clock ab 100MHz genutzt
wird? Wenn man also nun weniger einspeist sagt es eben das man
mindestens 100 MHz einspeisen muss?!
P.S. Ich nutze übrigens den Spartan 6 und Xilinx ISE Webpack.
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