ISE synthetisiert eine Leitung nicht

[Johannes (Gast)]

Hallo liebe VHDL Experten,

ich habe folgendes Problem:
Ich habe in ISE ein Design mit zwei MOdulen erstellt, die ich gerne 
miteinander verdrahten möchte. Dazu folgender Code:

library ieee;
use ieee.std_logic_1164.ALL;
use ieee.numeric_std.ALL;
library UNISIM;
use UNISIM.Vcomponents.ALL;

entity wholeDesign is
   port ( clk_24        : in    std_logic; 
          backLight_out : out   std_logic; 
          en_out        : out   std_logic; 
          rs_out        : out   std_logic; 
          rw_out        : out   std_logic; 
          data_out      : inout std_logic_vector (3 downto 0));
end wholeDesign;

architecture BEHAVIORAL of wholeDesign is
   signal XLXN_1                 : std_logic_vector (3 downto 0);
   signal XLXN_2                 : std_logic_vector (7 downto 0);
   signal XLXN_3                 : std_logic;
   signal XLXN_5                 : std_logic;
   signal XLXN_6                 : std_logic;
   signal XLXN_4                 : std_logic;
   component lcdController
      port ( clk_24    : in    std_logic; 
             reset_n   : in    std_logic; 
             posY      : in    std_logic; 
             writeData : in    std_logic; 
             dataIn    : in    std_logic_vector (7 downto 0); 
             posX      : in    std_logic_vector (3 downto 0); 
             ready     : out   std_logic; 
             en        : out   std_logic; 
             rw        : out   std_logic; 
             rs        : out   std_logic; 
             backLight : out   std_logic; 
             data      : inout std_logic_vector (3 downto 0));
   end component;
   
   component writeText
      port ( clk_24    : in    std_logic; 
             isReady   : in    std_logic; 
             reset_n   : out   std_logic; 
             posY      : out   std_logic; 
             writeData : out   std_logic; 
             char_out  : out   std_logic_vector (7 downto 0); 
             posX      : out   std_logic_vector (3 downto 0));
   end component;
   
begin
   XLXI_1 : lcdController
      port map (clk_24=>clk_24,
                dataIn(7 downto 0)=>XLXN_2(7 downto 0),
                posX(3 downto 0)=>XLXN_1(3 downto 0),
                posY=> XLXN_4,
                reset_n=>XLXN_5,
                writeData=>XLXN_3,
                backLight=>backLight_out,
                en=>en_out,
                ready=>XLXN_6,
                rs=>rs_out,
                rw=>rw_out,
                data(3 downto 0)=>data_out(3 downto 0));
   
   XLXI_2 : writeText
      port map (clk_24=>clk_24,
                isReady=>XLXN_6,
                char_out(7 downto 0)=>XLXN_2(7 downto 0),
                posX(3 downto 0)=>XLXN_1(3 downto 0),
                posY => XLXN_4,
                reset_n=>XLXN_5,
                writeData=>XLXN_3);
   
end BEHAVIORAL;

Das Problem ist, dass ISE einfach nicht die posY Leitung synthetisieren 
will. Das RTL Ergebnis ist wie im Bild.
Hat jemand eine Idee woran das liegen könnte?

Viele Grüße

[Johannes (Gast)]

sorry, hier das Bild ;)

[Duke Scarring (Gast)]

Das dürfte bloß ein Anzeigefehler im Schematic-View sein.

Duke

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Johannes schrieb:
> Hat jemand eine Idee woran das liegen könnte?
Das Problem liegt icht im geposteten Code. Es liegt sehr wahrscheinlich 
daran, dass das Signal, das darauf transporttiert wird, sich nicht 
(relevant) ändert.

Was sagt die Simulation?

[Johannes (Gast)]

Duke Scarring schrieb:
> Das dürfte bloß ein Anzeigefehler im Schematic-View sein.
>
> Duke

Das Signal wird aber, im Gegensatz zu den anderen Leitunge, auch bei den 
Verbindungsleitungen nicht angezeigt. Wird also definitiv nicht 
synthetisiert.

Simulation läuft fehlerfrei.

[Johannes (Gast)]

Lothar Miller schrieb:
> Johannes schrieb:
>> Hat jemand eine Idee woran das liegen könnte?
> Das Problem liegt icht im geposteten Code. Es liegt sehr wahrscheinlich
> daran, dass das Signal, das darauf transporttiert wird, sich nicht
> (relevant) ändert.
>
> Was sagt die Simulation?

Kann es denn wirklich sein, dass die Leitung einfach wegsynthetisiert 
wird. Was empfängt dann die Gegenseite? Z oder U oder 0?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Duke Scarring schrieb:
> Das dürfte bloß ein Anzeigefehler im Schematic-View sein.
Ja, ich empfehle hier mal einen Blick auf die Technology Schematic zu 
werfen. Geht zwar sehr ins Detail, funktioniert aber...

[Christoph Z. (christophz)]

Johannes schrieb:
> Kann es denn wirklich sein, dass die Leitung einfach wegsynthetisiert
> wird. Was empfängt dann die Gegenseite? Z oder U oder 0?

Sie wird nur wegsynthesisiert, wenn kein Empfänger vorhanden ist (Port 
zwar in der Entity definiert, aber in der Architecture wird er nicht 
verwendet) oder der Synthesizer feststellt, dass eine Änderung an diesem 
Signal keinen Einfluss auf folgende Signale hat (Einfaches Beispiel, Ein 
Und-Gatter wo ein Eingang konstant auf '0' ist, dann optimiert der 
Synthesizer gleich das ganze Und-Gatter und die Logik an den anderen 
Eingängen weg).

Der erste Fall kann manchmal aber selten gewünscht sein, der zweite Fall 
ist so gut wie immer ein Hinweis auf ein Fehler im Design (Entsprechend 
gibt es dazu Warnungen im Synthesis Report).