Ausschaltverzögerung in VHDL

[David I. (Firma: HTL Hollabrunn) (xilinx64)]

Hallo,
ich würde gerne eine Ausschaltverzögerung in VHDL beschreiben. Ich 
bekomme einen kurzen Impuls der für mehrere Takte gehalten werden soll. 
Ich hab da auch einen Ansatz, nur gibt es da ein Problem, das Ding ist 
taktflankengesteuert=> der kurze Impuls wird nur manchmal erkannt.

process(clk)
begin
  if rising_edge(clk) then

    if inp='1' then
      cnt <= "000000";
    elsif cnt /=19 then
      cnt <= cnt+1;
    end if;

    if cnt=19 then
      outp <='0';
    else
      outp <='1';
    end if;

  end if;
end process;

LG David Illichmann

[Alexander F. (alexf91)]

Du musst den kurzen Spike noch mindestens eine Taktperiode lang machen:

Lothar hat hier wie immer die Lösung:
http://www.lothar-miller.de/s9y/archives/19-Kurzer-Spike-in-Puls-umgewandelt.html

Übrigens hast du im falschen Forum gepostet. Der deutsche Teil ist 
mikrocontroller.net, du hast im englischsprachigen Teil gepostet.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Alexander F. wrote:
> Übrigens hast du im falschen Forum gepostet.
Correct! @David: pls. post the question again in the German spoken 
forum. Then I will delete this here.

[David (Gast)]

Alexander F. schrieb:
> Übrigens hast du im falschen Forum gepostet. Der deutsche Teil ist
> mikrocontroller.net, du hast im englischsprachigen Teil gepostet.

Wie komm ich in den deutschen Teil??

LG David

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

David schrieb:
> Wie komm ich in den deutschen Teil??
Du wurdest vom Admin schon dorthin verschoben...