Hi, kann mir jemand sagen wie soein Look-up-Table aufgebaut ist? In den Xilinx Datenblättern sind einige Schaltpläne zu CLB-Internen Verschaltungen abgedruckt, aber über die LUTs konnte ich nichts konkretes finden. Mir ist klar, dass sie konfiguriert werden um AND,OR... Funktionen zur Verfügung zu stellen. Außerdem können sie in Kombination mit Multiplexern zum Speichern von Bits benutzt werden. Die Frage ist nur wie soein LUT in Hardware realisiert ist.
Daniel R. schrieb: > Hi, > kann mir jemand sagen wie soein Look-up-Table aufgebaut ist? In den > Xilinx Datenblättern sind einige Schaltpläne zu CLB-Internen > Verschaltungen abgedruckt, aber über die LUTs konnte ich nichts > konkretes finden. > > Mir ist klar, dass sie konfiguriert werden um AND,OR... Funktionen zur > Verfügung zu stellen. Außerdem können sie in Kombination mit > Multiplexern zum Speichern von Bits benutzt werden. Die Frage ist nur > wie soein LUT in Hardware realisiert ist. LUT4: 16bit SRAM. LUT6: 64bit SRAM. Der "Inhalt" ist der Ergebnisvektor deiner 4/6-Eingangs Wertetabelle. Ausgelesen wird mit den 4/6 Eingangsgroessen, die bilden die Leseadresse.
Daniel R. schrieb: > Die Frage ist nur wie soein LUT in Hardware realisiert ist. Eine 4er LUT im Großen und Ganzen wie ein 16x1 Bit RAM. Und als solches kann die LUT dann u.a. auch verwendet werden. Xilinx nennt das dann Distributed RAM.
Danke für die Antwort. Ich würde sehr gerne ein Schaltbild dazu sehen. Hat Xilinx sowas jemals veröffentlicht?
Daniel R. schrieb: > Ich würde sehr gerne ein Schaltbild dazu sehen. Hat Xilinx sowas jemals > veröffentlicht? Um den genauen Aufbau der LUT zu erfahren, also wie welche Transistoren miteinander verschaltet sind) musst du sicher zig Patente durchforsten. Oder es wurde ganz einfach nie veröffentlicht... :-( Man muss ja auch nicht wissen, wie ein Bauteil intern aufgebaut ist, solange es an den Schnittstellen das tut, was im Datenblatt steht. Wie die Dinger eingebunden sind und sich verhalten, dazu gibt es jede Menge Literatur (WP245, XAPP464, DS099...)
Daniel R. schrieb: > Ich würde sehr gerne ein Schaltbild dazu sehen. Naja, generell funktioniert eine 1bit Speicherzelle so: http://de.wikipedia.org/wiki/Static_random-access_memory Jetzt packst du 16 (oder 64 bzw. 2x32) von den Dingern uebereinander. Deine 4 (oder 6) "Eingangsvariablen" decodierst du zu 16 (oder 64) wordlines (WL). Jetzt kannst du durch geschicktes steuern der Tx M5 und M6 die 6T-Zelle lesen oder beschreiben. Damit haettest du ein single-ported SRAM. Das kannst du als LUT verwenden. Bei Verwendung als LUT kann man sich die Logik fuers schreiben auch noch sparen, man kann ja die einzelnen 6T Zellen auch seriell initialisieren (macht meines Wissens Altera). Und man kann noch etwas Logik spendieren um z.B. aus einer LUT ein Schieberegister mit maximal 16/64bit zu machen. Ist keine Hexerei, das Know-How steckt dann in der Realisierung im Silizium (Dichte, Performance, ...)
Danke für die Erklärung. Ich kann mir jetzt schon vorstellen wie soein speicherblock aufgebaut sein muss. Die sram Zelle in der altera Präsentation ist ja genauso beschrieben wie in dem wiki Artikel. ;)
Daniel R. schrieb: > Die sram Zelle in der altera Präsentation ist ja genauso beschrieben wie > in dem wiki Artikel. ;) Um Missverständnisse zu vermeiden: In der Presentation wird Altera mit keinem Wort erwähnt, einzig und allein der Dateiname deutet auf eine Verbindung hin. Es ist die Präsentation einer Masterarbeit an der Univeristät Toronto. Es beschreibt den Entwurf einens kleinen 512 LUT FPGAs von Grund auf im 320 nm TMSC Process.
Lattice User schrieb: > In der Presentation wird Altera mit > keinem Wort erwähnt In Toronto gibt es ein 'Altera Toronto Technology Center' [1]. Jetzt darf sich jeder seinen Teil dazu denken, wo der eine oder andere Student der dortigen Hochschulen seine Abschlußarbeit anfertigt... Daniel [1] http://www.altera.com/corporate/contact/altera_other/con-driving_directions.html
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