Zeitverzug bei Mult.

[peter (Gast)]

Hallo, guten Tga.
Wie sieht bitte der Zeitverzug global aus beim Rechnen im FPGA.
Gibt es da einen Zeitverzug oder läuft da auch wieder alles Parallel?

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;

entity mult is port(
  clock : in  std_logic;
  led_g : out STD_LOGIC_VECTOR(7 downto 0)
  ); 
end mult; 

architecture Behavioral of mult is
signal res : integer range 0 to 255:= 0;
signal op1 : integer range 0 to 16:= 3;
signal op2 : integer range 0 to 16:= 7;

signal ergebnis : STD_LOGIC_VECTOR(7 downto 0);
signal res1 : integer range 0 to 255:= 0;
signal op11 : integer range 0 to 16:= 5;
signal op22 : integer range 0 to 16:= 13;

begin

process(clock)
begin
  if rising_edge(clock) then
    res <= op1 * op2;
    led_g<= std_logic_vector(to_unsigned(res,8));
  end if;
end process;  

process(clock)
begin
  if rising_edge(clock) then
    res1 <= op11 * op22;
    ergebnis<= std_logic_vector(to_unsigned(res1,8));
  end if;
end process;  

end Behavioral;

[Gustl B. (-gb-)]

Klar läuft das parallel. Aber je nachdem wie das multipliziert wird kann 
es sein, dass das länger braucht wie andere Teile der Logik, also du 
musst dein FPGA vielleicht niedriger Takten. Ob du das musst sagt dir 
der Timing Report, bei 50MHz am Spartan3 hatte ich nie Probleme.

[peter (Gast)]

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Aber je nachdem wie das multipliziert wird....
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Bezieht sich das auf dem FPGA-Typ, der Beschreibungssprache oder an mir?

Danke.
Gruss

[daniel__m (Gast)]

peter schrieb:
> Gibt es da einen Zeitverzug oder läuft da auch wieder alles Parallel?

Den Zeitverzug hast du vorgegeben (VHDL Verhaltensbeschreibung)!

Synchrones Design -> (jeweils): 1. Takt Multiplikation, 2. Takt Ausgabe

Ob der FPGA das schafft, sagt die STA, sofern die nötigen Constraints 
angegeben sind.

grüße

[Gustl B. (-gb-)]

Wie lange das Multiplizieren dauert hängt am FPGA, also ob ein Hardware 
multiplizieren verwendet wird oder nicht, am Speedgrade, und an dir, 
also wie groß die Zahlen sind. Längere Zahlen mit mehr Stellen brauchen 
länger, zumindest theoretisch. Ob du da einen Unterschied merkst hängt 
davon ab wieviel Spielraum du noch hast bei deinem aktuellen Takt. Das 
sagt dir der Timing Report.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

peter schrieb:
> use ieee.numeric_std.all;
> use ieee.std_logic_arith.all;
PETER, LASS DEN SCHEISS!

peter schrieb:

process(clock)
begin
  if rising_edge(clock) then
    res1 <= op11 * op22;
    ergebnis<= std_logic_vector(to_unsigned(res1,8));
  end if;
end process;

Diese Beschreibung is EXAKT GNEAU funktionsgleich mit dieser hier:

process(clock)
begin
  if rising_edge(clock) then
    ergebnis<= std_logic_vector(to_unsigned(res1,8));
    res1 <= op11 * op22;
  end if;
end process;

Denk da mal ausgiebig drüber nach. Kapitel in deinem VHDL Buch:
"Das scheinbar eigenartige Verhalten von Signalen in Prozessen".

[peter (Gast)]

Hmm..., es ging mir darum, ob ein Zeitverzug auftritt , je mehr Mult ich 
da reinbringe. Es geht später um eine VGA-Text-Grafik-Darstellung 
640x480.

Danke.
Gruss

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

peter schrieb:
> je mehr Mult ich da reinbringe
Eine einzelne Multiplikation ist eine kombinatorische Anordnung von 
Addiererm. Wenn viele Addierer oder allgemein Logikebenen hintereinander 
geschaltet sind, dann wird die Durchlaufzeit länger und die maximale 
Taktfrequenz des Designs wird niedriger.