VHDL - FSM mit for schleife

[nfet (Gast)]

Hallo ihr fleißigen Helfer.

Ich habe ein Problem, dass man in VHDL wahrscheinlich mit einer for 
Schleife lösen kann. Ich weiß leider nicht wie. Der Code würde am besten 
irgendwie so aussehen:

case( v.state ) is

    for j in 0 to 7 loop

        when j =>

            if j = 7 then
                read_in(0, v);
            else 
                read_in(j+1, v);
            end if;

            for i in 0 to 7 loop
                next when i = j+1;
                calculate(i, v);
            end loop;

            if j = 8 then
                v.state := 0;
            else 
                v.state := j+1;
            end if;
        
    end loop;

    when others => null; 

end case ;

Man könnte das ganze einfach von Hand entrollen, dann sollte (verkürzt) 
sowas bei rauskommen:

case( v.state ) is
    when 0 =>
        read_in(1, v);

        calculate(0,v);
        calculate(2,v);
        
        v.state := 1;
        
    when 1 =>
        read_in(2, v);

        calculate(0,v);
        calculate(1,v);
        
        v.state := 2;

    when 2 =>
        read_in(0, v);

        calculate(1,v);
        calculate(2,v);
        
        v.state := 0;

    when others => null; 

end case ;

Wäre toll, wenn mir jemand helfen könnte.
(calculate() und read_in() sind paar kombinatorische Dinge)

[nfet (Gast)]

Oh ich habe das

exit

 statement gefunden :D
jetzt siehts so aus:

statesloop: for j in 0 to 7 loop
    if v.state = j then
        if j = 7 then
            read_in(0, v);
        else 
            read_in(j+1, v);
        end if;
        for i in 0 to 7 loop
            next when i = j+1;
            calculate(i, v);
        end loop;
        if j = 7 then
            v.state := 0;
        else 
            v.state := j+1;
        end if;
        exit statesloop;
    end if;
end loop statesloop;

Damit scheint es in der Simulation zumindest zu funktionieren, am Montag 
mal sehen, was die Synthese draus macht.

[Schlumpf (Gast)]

Du machst sonst Software oder? :)

[nfet (Gast)]

Ne, hab eigentlich schon ein bisschen VHDL Erfahrung.
Nun habe ich aber ein Problem, was ich ziemlich generisch gestalten 
will.

Und da dachte ich mir, bevor ich mir einen Wolf schreibe nutze ich doch 
mal die Möglichkeiten von VHDL.

Ich hoffe die Synthese weiß meine Sprachkentnisse zu schätzen :D

[Lattice User (Gast)]

nfet schrieb:

>
> Ich hoffe die Synthese weiß meine Sprachkentnisse zu schätzen :D

Wird sie nicht tun.
Die for loop baut parallele Hardware und keine FSM

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

nfet schrieb:
> v.state
Gaisler?

[nfet (Gast)]

Ja, das ganze soll ja auch parallele Hardware sein, es ist die 
Parallelisierung der non-restoring Division.
Und ja, das ganze ist Gaisler style.

Das Problem dabei ist, dass da auch states in der FSM dazukommen, wenn 
man einen längeren Quotienten hat. Ich werde die Synthese also Montag 
einfach mal testen müssen.

[Schlumpf (Gast)]

nfet schrieb:
> Ne, hab eigentlich schon ein bisschen VHDL Erfahrung.

Na wenn du das sagst ;-)

nfet schrieb:
> Ich hoffe die Synthese weiß meine Sprachkentnisse zu schätzen :D

Wenn es dir vollkommen egal ist, dass deine "Statemachine", wenn man das 
so nennen mag, ganz ohne Register auskommt.

nfet schrieb:
> Das Problem dabei ist, dass da auch states in der FSM dazukommen,

Ich sehe bisher gar keinen einzigen State.

Versuche mir gerade vorszustellen, was die arme Syntehse daraus basteln 
könnte. Aber in meinem innteren Auge sehe ich viel Kombinatorik, 
rückgekopplete Kombinatorik mit asynchronen Latches und lauter solche 
Schweinereien.
Aber da du ja sagst, dass du VHDL-Erfahrung hast, dann weisst du ja 
auch, was du tust. :-)

[Da D. (dieter)]

Schlumpf schrieb:
> Aber in meinem innteren Auge sehe ich viel Kombinatorik,
> rückgekopplete Kombinatorik mit asynchronen Latches und lauter solche
> Schweinereien.

Das er lauter sequenzielle Statements benutzt, gehe ich mal davon aus, 
dass der Code innerhalb eines getakteten Prozesses steht.

Aber ein potentieller Gewinner for nen "Obfuscated VHDL Contest" ist er 
trotzdem... ;-)

[Schlumpf (Gast)]

Da Dieter schrieb:
> Das er lauter sequenzielle Statements benutzt, gehe ich mal davon aus,
> dass der Code innerhalb eines getakteten Prozesses steht.

Könnte natürlich sein.

Da Dieter schrieb:
> Aber ein potentieller Gewinner for nen "Obfuscated VHDL Contest" ist er
> trotzdem... ;-)

Na wenn er selber dabei blickt, was er tut, ist es ja gut. Aber der arme 
Tropf, der irgendwann mal in seinem Code was verstehen soll, tut mir 
jetzt schon leid ;-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

nfet schrieb:
> Ne, hab eigentlich schon ein bisschen VHDL Erfahrung.
Und dann das:
nfet schrieb:
> ich habe das exit statement gefunden :D
Dazu exzessive Verwendung von Variablen und Funktionen.

Ich denke, du solltest tatsächlich mal deinem Synthesizer aufs Register 
schauen, und kontrollieren, was da rauskommt.

BTW: wenn du mit Altera arbeitest, dann schreib doch einfach a/b und der 
Synthesizer klatscht dir einen kombinatorischen Divider vor den Latz...