Probleme VGA-Controller

[VGA (Gast)]

Hallo,
ich verzweifel langsam. Ich will einen einfachen VGA-Controller 
schreiben und bekomme auch ein Bild auf dem Monitor angezeigt. Der 
Monitor gibt immer eine Fehlermeldung aus bezüglich Auflösung und 
Frequenz. Deshalb gehe ich von einem Timing-Problem aus.

Hier mein VHDL Code

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.NUMERIC_STD.ALL;


entity vga_control is
    Port (
            clk:     IN     std_logic;
            reset:   IN     std_logic;
            vsync:   OUT    std_logic;
            hsync:   OUT    std_logic;
            red:     OUT    std_logic_vector(3 downto 0);
            green:   OUT    std_logic_vector(3 downto 0);
            blue:    OUT    std_logic_vector(3 downto 0)
     );
end vga_control;



architecture Behavioral of vga_control is


signal counter_h :  std_logic_vector(11 downto 0) ;
signal counter_v :  std_logic_vector(11 downto 0) ;





begin 
process(clk, reset) is
  
begin
    if reset='1' then 
        counter_h <= (others => '0');
        counter_v <= (others => '0');
    hsync<='1';
    vsync<='1';
    red<=(others => '0');
    green<=(others => '0');
    blue<=(others => '0');
    
    elsif rising_edge(clk) then
        
        if counter_h<1688 then 
      counter_h <= counter_h+1;
    else 
      counter_h<= (others => '0');            
            if counter_v<1066 then
        counter_v<=counter_v+1;  
      else 
        counter_v<=(others => '0');
      end if;
        end if;  
    end if;
  
  
--generate v- and hsync
if counter_h<112 then
  hsync<='0';
else
  hsync<='1';
end if;

if counter_v<3 then
  vsync<='0';
else
  vsync<='1';
end if;

--set black during fron/back porch and retrache
if( counter_h < 360 ) then
  red<=(others => '0');
  green<=(others => '0');
  blue<=(others => '0');
elsif( counter_h >= 1640 and counter_h < 1688 )
  red<=(others => '0');
  green<=(others => '0');
  blue<=(others => '0');
elsif( counter_v < 41 )
  red<=(others => '0');
  green<=(others => '0');
  blue<=(others => '0');
  elsif( counter_h >= 1065 and counter_h < 1066 )
  red<=(others => '0');
  green<=(others => '0');
  blue<=(others => '0');

  
--activ part
else 


--here is some sample code to test

end Behavioral;

Der Input Clock kommt von einem AXI-Businterface und hat eine geringe 
Abweichung von den 108MHz (~106.7 MHz). Als Hardware dient ein Zedboard.

Über möglich Problemlösung wäre ich sehr dankbar.

Gruß

[Sigi (Gast)]

0. Async-Reset? muss das sein?
1. Hast du alle Pins überprüft, Pinzuweisung in UCF etc. ok?
2. Deine Ziel-Auflösung ist 1280x1024@~60Hz  ??
2. Lass doch einfach mal zu Beginn die Farbe komplett auf "00..0",
   dann bleibt nur die Sync-Signale, der Monitor sollte darauf
   ansprechen und Fehlersuche ist ein Stück einfacher.
3. Ich würde den Sync- und Farbbereich anders aufteilen:
   von       0   ..1023       : Farbe
   von 1024      ..1023+FP    : Front Porch
   von 1024+FP   ..1023+FP+SY : Sync
   von 1024+FP+SY..1688-1     : Back Porch
   dann kannst du aus count_h/v direkt auf das Pixel schliessen.

Bem: deine Counter und die Syncs sehen eigentlich ok aus.

[VGA (Gast)]

Das mit dem reset werde ich ändern, muss natürlich nicht unbedingt sein.
Ja genau die Ziel-Auflösung soll 1280x1024@~60Hz sein.

Ok das, mit den Farben, werde ich mal morgen versuchen, da ich die 
Hardware gerade nicht zur Verfügung habe.

Danke für die Tipps. Morgen werde ich dann auch den Counter umschreiben 
so dass dieser mit den Pixel übereinstimmt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

VGA schrieb:
> use IEEE.STD_LOGIC_UNSIGNED.ALL;
> use IEEE.STD_LOGIC_ARITH.ALL;
> use IEEE.NUMERIC_STD.ALL;
Viel hilft viel?
Mein Tipp: die letzte Zeile reicht aus.

[peter (Gast)]

http://tinyvga.com/vga-timing/1280x1024@60Hz

Habe ich auch gehabt, die Monitore sind  sehr pingelig geworden.
Schraube  ein wenig runter an den Zahlenwerten, die oben drin sind.

Ich habe 2 verschiedene Monitore, bei einem kommt die Meldung 
"Timingfehler", das Bild ist aber da, und auf den anderen Monitor läuft 
es ohne Meldung.

Gruss

[Fpgakuechle K. (Gast)]

VGA schrieb:
> Hallo,
> ich verzweifel langsam. Ich will einen einfachen VGA-Controller
> schreiben und bekomme auch ein Bild auf dem Monitor angezeigt. Der
> Monitor gibt immer eine Fehlermeldung aus bezüglich Auflösung und
> Frequenz. Deshalb gehe ich von einem Timing-Problem aus.
>
> Hier mein VHDL Code
>
>

> elsif( counter_h >= 1640 and counter_h < 1688 )
>   red<=(others => '0');
>   green<=(others => '0');
>   blue<=(others => '0');
> elsif( counter_v < 41 )
>   red<=(others => '0');
>   green<=(others => '0');
>   blue<=(others => '0');
>   elsif( counter_h >= 1065 and counter_h < 1066 )
>   red<=(others => '0');
>   green<=(others => '0');
>   blue<=(others => '0');

>

der "else if" Zweig counter_h >= 1065 ist toter code da es ein paar 
zeilen drüber den Zweig if ( counter_h >= 1640 and counter_h < 1688 
gibt. Sollte jetz aber nicht das problem sein.


Verdrahtungsproblem kann auch ein problem sein oder takt fehlt. Wenn du 
ein scop hast dann schau dir mal die signale am Kabel an. Pinout 
checken, vielleicht ist ja sync am falschen Pin. Ohne scope sind die 
syncs auch messbar. schick sie einfach über andere pins wieder in den 
FPGA und leg sie auf counter die bspw bei vsync auf 60 zählen und dann 
einen ausgang mit LED negieren, die blinkt dan im sekundentakt. Oder du 
hast ein Multimeter mit Frequenzmesser.

Die syncs im resetfall (counter = 0) auf den selben Wert setzen wie im 
Normalbetrieb (bei dir '0').

 if reset='1' then 
        counter_h <= (others => '0');
        counter_v <= (others => '0');
    hsync<='1';   --besser '0'
    vsync<='1';
  
    
    elsif rising_edge(clk) then
        
  
--generate v- and hsync
if counter_h<112 then
  hsync<='0';
else
  hsync<='1';
end if;

if counter_v<3 then
  vsync<='0';
else
  vsync<='1';
end if;

In dem process wird der reset/clk Zweig zu früh beendet. Ich habs mal 
neu eingerückt, da siehts man besser:

process(clk, reset) is
  
begin
    if reset='1' then 
        counter_h <= (others => '0');
        counter_v <= (others => '0');
        hsync<='1';
        vsync<='1';
        red<=(others => '0');
        green<=(others => '0');
        blue<=(others => '0');
    
    elsif rising_edge(clk) then
        
        if counter_h<1688 then 
          counter_h <= counter_h+1;
        else 
          counter_h<= (others => '0');            
          if counter_v<1066 then
            counter_v<=counter_v+1;  
          else 
            counter_v<=(others => '0');
         end if;
       end if;  
    end if;

es könnte gut sein das die syncs ungebuffert laufen (spikes wegen 
counterumschaltung), nach richtiger synchroner Beschreibung sieht das 
nicht aus.

MfG,

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

VGA schrieb:
> Der Monitor gibt immer eine Fehlermeldung aus bezüglich Auflösung und
> Frequenz. Deshalb gehe ich von einem Timing-Problem aus.
Und was sagt die Simulation?
Die Simulation wird übrigens flasch sein, denn die Sensitivliste ist 
unvollständig! Man mischt nicht (wie von Fpga Kuechle schon angemerkt) 
Kombinatorik und getaktete Abläufe in einen Megamonsterprozess hinein!

process(clk, reset) is
  
begin
    if reset='1' then 
       ...
    elsif rising_edge(clk) then
       ...
    end if;   ----- ENDE des getakteten Prozesses
   
    if counter_h<112 then  ---- Hoppla, da kommt noch was!
      ...                  --  counter_h fehlt in der Sensitivliste
    end if;
    if counter_v<3 then    --  counter_v fehlt in der Sensitivliste
      ...
    end if;
     ....

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