Hallo, ich layoute momentan ein Board mit einem Allwinner A20 SOC und vier DDR3 Chips von hynix. (dem H5TQ2G43CFR um genau zu sein) Leider tappe ich gerade noch etwas im dunkeln was die Impedanzen der diff. pairs und der address/bus lines angeht. Das ganze findet privat statt, ich habe also nur Zugriff auf den Pinout des A20 Prozessors. (Das komplette Datenblatt ist anscheinend noch nicht öffentlich zugänglich? Oder hat da evtl. wer andere Infos?) Die Frage ist nun was für impedanzen ich wählen soll. Ohne die Quellimpedanz zu kennen, kann ich nur die "Standartwerte" verwenden. (Aus dem Bauch raus würd ich mich da der 50Ohm diff. und 100Ohm single bedienen). Zudem finde auch keine Werte im Datenblatt des SDRAMS was die Interne Terminierung angeht. Ich hab das Gefühl ich übersehe hier gerade ein wichtiges Detail. Ich würde mich freuen wenn einer von euch einen Tipp für mich hätte. Grüße Tim
Tim schrieb: > Leider tappe ich gerade noch etwas im dunkeln was die Impedanzen der > diff. pairs und der address/bus lines angeht. Ich kann nur "das Andere" (altium) empfehlen. Tatsächlich gibts es laut Nachfrage nicht wirklich die Realität wieder, hilft aber, das zu Erwartende besser einzuschätzen. Spreche von Altium 15 :-).
> Das ganze findet privat statt, ich habe also nur Zugriff auf den Pinout > des A20 Prozessors. (Das komplette Datenblatt ist anscheinend noch nicht > öffentlich zugänglich? Oder hat da evtl. wer andere Infos?) steht das hier nicht drinn? -> http://dl.cubieboard.org/software/ubuntuone/public/cubieboard/docs/A20_user%20manual%20V1.0%2020130322.pdf
Tim schrieb: > (Aus dem Bauch raus würd ich mich da der 50Ohm diff. und 100Ohm single > bedienen) Das ist unerfüllbar. Du meinst wahrscheinlich andersrum, rechne mal nach. Georg
Ohne Datenblatt ist es doof. Bei DDR3 sollte man noch das Pin-Delay im Chip wissen. Die 50R single und 100R diff sind bei DDR3 üblich. Terminiert werden -wenn überhaupt (ODT)- die Adressleitungen.
Hallo zusammen, vielen dank schonmal für eure Einschätzungen. Ich werde mich wohl an die 100Ohm diff und 50Ohm single halten. Dank des Links von Dario bin ich auch auf den Schaltplan vom Cubieboard gestossen, und in diesem sind ebenso die 100 und 50 Ohm festgelegt. Das Thema wäre also soweit geklärt. Allerdings ist gleich ein neues Problemchen aufgetaucht. Undzwar geht es um die Terminierung der Clock line. Da der A20 anscheinend kein automatisches read/write leveling unterstützt, und die Softwarestruktur schon fertig vorliegt, muss ich den DDR3 als T-type topology layouten, um den Bitversatz gering zu halten. Das bringt aber was die terminierungangeht ein paar Probleme mit sich. In der fly by topology hätte ich einfach eine parallele Terminierung an das Ende der Clock line gepflanzt. Das wird mit vier enden bei t-type schwierig. Also werde ich wohl seriell terminieren. Die Frage ist nun bekomme ich hier an den Verzweigungen Probleme wenn ich direkt am Sender terminiere? Dadurch das ich die DRAMs auf Top und Bot plaziert habe sind die Verzweigungen sehr kurz (kleiner 15mm von ersten Zweigpunkt bis zu allen Pins), meint ihr das wäre noch ok? Grüße Tim
Hallo, ja klar habe ich mich vorher Informiert. Nur leider ist diese Art der Topologie für DDR3 Bausteine nicht üblich. Da ich aber Softwaretechnisch nicht anders vorgehen kann, muss ich mir den besten Kompromiss suchen. Was solche Fälle angeht helfen leider auch die Appnotes oder reference Designs nicht weiter. Deshalb würde ich hier gerne auf die Erfahrung einiger Leser/Mitglieder zurückgreifen. Grüße Tim
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