VHDL einfache FSM Implementierung geht nicht

[FSM (Gast)]

Hallo,

Ich habe Probleme mit einer einfache Implementierung von einem FSM für 
UART-Transmitter in VHDL. Alles funktioniert in der Simulation aber 
nicht in der Hardware. Bitte um jede Hilfe! Ich schaue das Signal mit 
einem kleinem Oszi (DSO QUAD), Das Signal ist immer null.

Board: Xula2- SPARTAN6 - XC6SLX9 - FTG256
Entwickulngsumgebung: Xilinx ISE 14.7, Win7 Pro 32-bit

Ich werde das gleiche für Empfänger auch machen und möchte in der Mitte 
von jedem Bit abtasten deshalb zähle ich bis 16 für jede Bit.

Wo mache ich falsch?
Anbei ist die Code.
Danke.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity uart_transmitter is
    Port ( clk_i : in  STD_LOGIC;
           rst_i : in  STD_LOGIC := '0';
           ld_i  : in  STD_LOGIC := '1';
           din_i : in  STD_LOGIC_VECTOR (7 downto 0) := "01010101"; --test
           tx_o  : out  STD_LOGIC);
end uart_transmitter;

architecture Behavioral of uart_transmitter is


type state_t is (idleState, startState, activeState, parityState);

signal nextState : state_t := idleState;

signal bitCount   : std_logic_vector(3 downto 0) := (others => '0');
signal counter    : std_logic_vector(3 downto 0) := (others => '0');

signal nrOnes     : std_logic_vector(3 downto 0) := (others => '0');
signal load       : std_logic := '0';  
signal input      : std_logic_vector(7 downto 0) := (others => '0');

signal s_tx_o    : std_logic := '1';
signal s_tmp     : std_logic_vector(7 downto 0);
constant counterEnd : std_logic_vector(4 downto 0) := "10000"; --16

begin
  
  pr_state_update: process(clk_i, rst_i)
  begin
    if rising_edge(clk_i) and clk_i = '1' then
      if rst_i = '1' then

        nextState <= idleState;  
      
      end if;
      
      case nextState is
        when idleState   => 
          
          bitCount   <= (others => '0');
          counter    <= (others => '0');
          nrOnes     <= (others => '0');
          s_tx_o <= '1';
          if load = '1' then 
            input <= din_i;    
            nextState <= startState; 
          else 
            nextState <= idleState; 
          end if;
          
        when startState  => 
          s_tx_o <= '0';

          if counter = (counterEnd-1) then
            counter <= (others => '0');
            nextState <= activeState;
          else
            counter <= counter + 1;
            nextState <= startState;
          end if;
          
        when activeState => 
          s_tx_o <= input(to_integer(unsigned(bitCount)));  

          if counter = (counterEnd-1) then
            counter <= (others => '0');  
            bitCount <= bitCount + 1;
            
            if input(to_integer(unsigned(bitCount))) = '1' then
              nrOnes <= nrOnes + 1;
             end if;
            
            if bitCount = "0111" then
              bitCount <= (others => '0');

              nextState <= parityState;              
            else
              nextState <= activeState;  
            end if;
          else
            counter <= counter + 1;
            nextState <= activeState;
          end if;  
         when parityState =>  
          counter <= (others => '0');
          if (nrOnes /= "0000") and (to_integer(unsigned(nrOnes)) mod 2 = 0) then
            s_tx_o <= '1';
          else
            s_tx_o <= '0';
          end if;        
            
          if counter = (counterEnd-1) then

            nextState <= idleState;  
          else
            counter <= counter + 1;
            nextState <= parityState;
          end if;
          
         when others =>  
          nextState <= idleState;  
    end case;
    end if;
  end process;
      
load <= ld_i;
tx_o <= s_tx_o;
end Behavioral;
----------------------------UCF Datei:-------------------------------------

net clk_i  loc = a9 | CLOCK_DEDICATED_ROUTE = FALSE;  # ohne diese Parameter bekkome ich eine Fehler bei der Syntheze.
net tx_o   loc = r7 | IOSTANDARD=LVTTL | DRIVE=24 | SLEW=SLOW;

Ich habe eine kleine Testprogram zum Blinken einer LED gemacht und 
funktioneiert die HW.

[Micha (Gast)]

---> if rising_edge(clk_i) and clk_i = '1' then <---

[Micha (Gast)]

if rst_i = '1' then
  nextState <= idleState;
---> else <---

.... Rest vom Code ....

end if;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Mal von den ganzen Kleinigkeiten abgesehen: Woher kommt der clk_i? Wie 
wird der erzeugt, und warum verwendest du keinen Takteingang?

[FSM (Gast)]

Micha schrieb:
> ---> if rising_edge(clk_i) and clk_i = '1' then <---

Micha schrieb:
> if rst_i = '1' then
>   nextState <= idleState;
> ---> else <---
>
> .... Rest vom Code ....
>
> end if;

Danke für die Antworten.
Ich habe einfach übersehen. Jetzt sieht es so aus:

                ....
    if rising_edge(clk_i) then
      if rst_i = '1' then
        nextState <= idleState;  
      else  
             ....

Aber gleiche Ergebnis...Ich sehe keine Signaländerung, immer null.

[Micha (Gast)]

Lothar Miller schrieb:
> Woher kommt der clk_i?

Du brauchst noch eine Testbench dazu.

[FSM (Gast)]

Lothar Miller schrieb:
> Mal von den ganzen Kleinigkeiten abgesehen: Woher kommt der clk_i?
> Wie
> wird der erzeugt, und warum verwendest du keinen Takteingang?

clk_i kommt von einem µC, und der beträgt 12MHz (Seite 17 
http://www.xess.com/static/media/manuals/XuLA2-manual.pdf). Zuerst 
möchte ich sicherstellen dass tx_o richtige Signale erzeugt, egal mit 
welcher Frequenz. Danach werde ich mit einer standarde Baudrate testen.

Wie gesagt, Ich habe einen einfachen Test zum Blinken einer LED gemacht 
und funktioniert.

[Micha (Gast)]

... und ld_i ?

[FSM (Gast)]

Die Ports clk_i und tx_o zu den Aussenwelt verbunden. Die andere nicht, 
daher habe ich Initialwerte verwendet.

[Micha (Gast)]

dann schau dir mal die Synthese und Translate Ausgaben an, ob ld_i 
danach noch auf '1' liegt und rst_i noch auf '0' und din_i noch auf 
X"55"

[FSM (Gast)]

Micha schrieb:
> dann schau dir mal die Synthese und Translate Ausgaben an, ob ld_i
> danach noch auf '1' liegt und rst_i noch auf '0' und din_i noch auf
> X"55"

Diese Signalen sind schon richtig nach der Synthese, aber trotzdem habe 
ich diese Ports deaktiviert und als interne Signale verwendet:

entity uart_transmitter is
    Port ( clk_i : in  STD_LOGIC;
 --          rst_i : in  STD_LOGIC := '0';
 --          ld_i  : in  STD_LOGIC := '1';
 --          din_i : in  STD_LOGIC_VECTOR (7 downto 0) := "01010101";
           tx_o  : out  STD_LOGIC);
end uart_transmitter;
....
signal rst_i : STD_LOGIC := '0';
signal ld_i  : STD_LOGIC := '1';
signal din_i : STD_LOGIC_VECTOR (7 downto 0) := "01010101";
...

Immer noch gleiche.

[Micha (Gast)]

FSM schrieb:
> when parityState =>
>           counter <= (others => '0');
>
>           ...
>
>           if counter = (counterEnd-1) then
>
>             nextState <= idleState;
>           else
>             counter <= counter + 1;
>             nextState <= parityState;
>           end if;

und du sagst die Simulation funktioniert ?! Soweit ich das sehe hängt 
die FSM bei parityState fest?

[FSM (Gast)]

Ich habe den Fehler gefunden, der liegt nicht in der Code, sondern in 
der Projekteinstellungen :)
Die UCF-Datei war unter der Projecktname nicht unter der "Top Module", 
ich habe die UCF-Datei unter der Top Module hinzugefügt und jetz 
funktioniert :)
Also zur Ver­an­schau­li­chung:

 + ProjektName
 |
 +-- SoruceCode.vhd
 |
 +-- Pins.ucf

----->

 + ProjektName
 |
 +-+ SoruceCode.vhd
   |
   +-- Pins.ucf