Slice vom Literal?

[Markus F. (mfro)]

Ein kleines "Schönheitsproblem".

Ich möchte Register anlegen, die vom angeschlossenen Microprozessor aus 
zugreifbar sein sollen, das funzt auch soweit.

Dazu gibt es für jedes Register ein Chip-Select, das folgendermaßen 
angesprochen wird:

    reg_1_cs <= '1' WHEN adr = 20X"FF200" ELSE '0';
    reg_2_cs <= '1' WHEN adr = 20X"FF204" ELSE '0';
    ...

Das tut auch soweit. Bloß will ich die Adressen nicht vollständig 
ausdekodieren, sondern auch Byte- und Word-Zugriffe "mittenrein" 
zulassen (also die unteren zwei Bit ignorieren).

Das man in VHDL 2008 "hübsche" Literale definieren kann, die die 
Vektorlänge vorgeben, hab' ich schon rausgefunden:

    reg_1_cs <= '1' WHEN adr(19 DOWNTO 2) = 18X"3FC80" ELSE '0';
    reg_2_cs <= '1' WHEN adr(19 DOWNTO 2) = 18X"3FC81" ELSE '0';
    ...

Funktioniert auch. Dummerweise ist aber jetzt die "Selbstdokumentierung" 
von oben weg: um die "echte" Adresse aus dem VHDL rauszufinden, muß man 
erst das Rechnen anfangen. Was ich dazu eigentlich bräuchte, wär' so 
was:

    reg_1_cs <= '1' WHEN adr(19 DOWNTO 2) = 20X"FF200"(19 DOWNTO 2) ELSE '0';
    reg_2_cs <= '1' WHEN adr(19 DOWNTO 2) = 20X"FF204"(19 DOWNTO 2) ELSE '0';
    ...

, also ein Slice von einem Literal. Das geht aber so nicht.

Gibt's einen Trick, wie man das "schöner" machen kann?

[Fpgakuechle K. (Gast)]

Markus F. schrieb:
> Ein kleines "Schönheitsproblem".
>
> Ich möchte Register anlegen, die vom angeschlossenen Microprozessor aus
> zugreifbar sein sollen, das funzt auch soweit.

> Das man in VHDL 2008 "hübsche" Literale definieren kann, die die
> Vektorlänge vorgeben, hab' ich schon rausgefunden:
>
>

>     reg_1_cs <= '1' WHEN adr(19 DOWNTO 2) = 18X"3FC80" ELSE '0';
>     reg_2_cs <= '1' WHEN adr(19 DOWNTO 2) = 18X"3FC81" ELSE '0';
>     ...
>

So etwa:
adr(19 DOWNTO 2) = std_logic_vector(to_unsigned(16#FF200#/4),18)??

Du kannst die auch deine eigene Vergleichsfunktionschreiben:
WHEN f_addr_cmp(adr(19 DOWNTO 2),20X"FF204")

und dort nach Belieben literals verschieben und beim Aufruf "lesbare" 
addresse verwenden. Als sahnehäubchen könntest du auch deinen eigen 
subtype für adr definieren und '=' überladen. VHDL lässt das auch für 
die synthese zu.

MfG,

[Georg A. (georga)]

Warum maskierst du die unteren Bits per AND nicht aus? Braucht nur ein 
zweites Signal ;)

[Markus F. (mfro)]

Fpga Kuechle schrieb:

adr(19 DOWNTO 2) = std_logic_vector(to_unsigned(16#FF200#/4),18);

So hab' ich's jetzt gemacht. Ist zwar nicht unbedingt "schön" aber 
tut's.

Danke!

[berndl (Gast)]

Hast du Georgs Vorschlag ausprobiert?

Also:

addr_x <= addr and x"FFFFC";
...
hugo <= '1' when addr_x = x"FF200" else ...

Die Synthese klopft dir das sowieso platt, kostet also keine extra 
Logik. Und ist viel weniger Tipperei.
Kann man auch prima zum "erweitern" nutzen, wenn sich der Wert nicht so 
einfach in hex darstellen laesst (einfach ein paar fuehrende Nullen 
drankleben).