Sehr geehrte Damen und Herren,
ich bin relativ frisch im Bereich VHDL und habe meine ersten
Verständnisprobleme bei Type Casts.:)
Der folgende Code soll einen synchronen Zähler simulieren.
Er soll bis 24 zählen, dann resetten und von vorne wieder anfangen zu
zählen.
Im Rahmen eines Uni Projektes sollen wir den Zähler 3 mal coden, jedoch
in verschiedenen Ausführungen:
1.
Wert des Zählers soll in einem Signal vom Wert Integer gespeichert
werden.
2.
Wert des Zählers als Signal vom Typ unsigned zwischengespeichert werden.
3.
Speicherung des Zählerwerts in einer Variable des Typs unsigned.
Zunächst Variante 1 (Signal vom Typ Integer)
Ich denke das sollte so passen und zur Typen Wandlung habe ich passende
Funktionen im Skript gefunden. (falls ich was verbessern könnte in
diesem Zähler, bitte anmerken ich muss wissen wo meine denkfehler sind
:))
1 | LIBRARY IEEE;
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2 | USE IEEE.std_logic_1164.ALL;
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3 | USE IEEE.numeric_std.ALL;
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4 |
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5 | ENTITY counter IS
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6 | PORT(clk, enab, res : IN std_logic;
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7 | cnt_val : OUT std_logic_vector(4 DOWNTO 0));
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8 | END counter;
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9 |
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10 | ARCHITECTURE struct OF counter IS
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11 |
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12 | SIGNAL sig1 : unsigned (4 DOWNTO 0);
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13 | SIGNAL cnt : integer RANGE 0 TO 24;
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14 |
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15 | BEGIN
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16 | PROCESS(clk)
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17 |
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18 | BEGIN
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19 |
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20 | IF clk'EVENT AND clk='1' THEN
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21 |
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22 | IF res='0' AND enab = '1' AND cnt <= 23 THEN
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23 | cnt <= cnt + 1;
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24 | ELSIF res='1' OR cnt>=24 THEN
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25 | cnt <= 0;
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26 | END IF;
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27 |
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28 | END IF;
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29 |
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30 | END PROCESS;
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31 | --cnt signal von Größe 25 zu Unsigned der Größe 5
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32 | sig1 <= to_unsigned(cnt, 5);
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33 | --jetzt das neue unsigned Signal der Größe 5 (sig1) zu einem
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34 | --std_logic_vector wandeln, ist das so korrekt?
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35 | cnt_val <= std_logic_vector(sig1);
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36 |
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37 | END struct;
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Keine fehler soweit ich denke das könnte stimmen...
Soweit sogut, heute wollte ich die Variante mit dem Zählersignal des
Typs unsigned machen und stoße auf einige Fragen.
1 | library ieee;
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2 | use ieee.std_logic_1164.all;
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3 | use ieee.numeric_std.all;
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4 |
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5 | entity counter is
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6 | port(enab,res,clk: in std_logic;
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7 | cnt_val: out std_logic_vector (4 downto 0)
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8 | );
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9 | end counter;
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10 |
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11 | architecture arch_cnt of counter is
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12 |
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13 | signal sgn: unsigned (4 downto 0);
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14 | signal cnt: unsigned (24 downto 0);
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15 |
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16 | begin
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17 | process(clk)
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18 | begin
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19 | if(rising_edge(clk))then--hab diesmal eine andere methode versucht
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20 | if(res='0' and enab='1')then
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21 | if(cnt<=23)then
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22 | cnt<=cnt+1;
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23 | else
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24 | --dies soll ein reset sein
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25 | --wieso kann ich hier nicht einfach: cnt<=0; machen?
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26 | --Da gibts dann Errors beim Compilen?
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27 | cnt<=(cnt-cnt);
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28 | end if;
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29 | elsif(res='1')then
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30 | cnt<=(cnt-cnt);
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31 | end if;
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32 | end if;
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33 | end process;
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34 |
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35 | --hier ist die Eigentliche Quelle des Verzweifelns :)
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36 | --Ich habe ja schon ein unsigned Signal, aber es ist noch zu groß.
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37 | --ich kann ja hier keine type casts anwenden weil unsigned und --std_logic_vector ja verwand sind, aber wie bekomme ich mein 25 großes --signal auf die Größe 5 runter verkleinert?
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38 | sgn<=std_logic_vector(cnt);
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39 | cnt_val<=sgn;
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40 |
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41 | end arch_cnt;
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Ich würde mich sehr über Verbesserungsvorschläge freuen und natürlich
noch mehr über Lösungsansätze bezüglich meines "type casts Problems". :)
Vielen Dank schon mal im Voraus!
Mit freundlichen Grüßen, Henry.
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