Verilog process in VHDL umschreiben

[S.G (Gast)]

Ich habe ein Verilog Modul gefunden das ich für meine Zwecke in VHDL 
umschreiben möchte. bei folgendem Prozess habe ich ein wenig Probleme

always @(negedge adc_clk_i)
begin
  adc_state_m1 <= adc_state;
  adc_clk_en   <= ((adc_state_m1 == ADC_END_CNV_STATE) || (adc_state_m1 == ADC_READ_CNV_RESULT) && (sclk_clk_cnt != 0)) ? 1'b1 : 1'b0;  
end

wie zu sehen ist, werden hier non blocking  zuweisungen verwendet und 
soweit ich mich jetzt richtig erkundigt könnte ich in VHDL anstelle 
eines Signals eine Variable benutzen.
Gesagt, getan und das ist daraus geworden:

ADCCLK_valid: process(ADC_CLK) 
variable adc_state_m1: state:=ADC_IDLE_STATE ;
begin
  if falling_edge(ADC_CLK)then
    adc_state_m1 := adc_state;
    
    if((adc_state_m1 = ADC_END_CNV_STATE) or ((adc_state_m1 = ADC_READ_CNV_RESULT)and(sclk_clk_cnt /= "0000000")) ) then
      --if (sclk_clk_cnt /= "0000000") then
      adc_clk_en <='1';
      else
      adc_clk_en <='0';
      --end if;
    end if;
  end if;

end process ADCCLK_valid;

das scheint aber nicht so recht zu funktionieren. ich musste eine 
klammer um die beiden operanten für das "and" setzen da ISE meckert,aber 
denke mal das sollte nicht das Problem sein da auch Verilog das "and" 
zuerst auflöst oder?

[Lattice User (Gast)]

S.G schrieb:
>
> wie zu sehen ist, werden hier non blocking  zuweisungen verwendet und
> soweit ich mich jetzt richtig erkundigt könnte ich in VHDL anstelle
> eines Signals eine Variable benutzen.

Anderst herum, für blocking variable, für non blocking signal

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ich würde, statt auf "blocking" oder "nonblocking" zu schauen, einfach 
mal die Funktion der Verilog Beschreibung durchdenken. Und dann diese 
Funktion in VHDL beschreiben. Das ist hier ja nicht allzu schwer, es 
geht einfach nur darum, taktsynchron ein Signal zuzuweisen.

BTW: der Name für den Takt stimmt mich nachdenklich. Wie wurde der Takt 
erzeugt und wie wird er auf den  Systemtakt synchronisiert?

[Trundle Trollkönig (Gast)]

Lothar Miller schrieb:
> BTW: der Name für den Takt stimmt mich nachdenklich. Wie wurde der Takt
> erzeugt und wie wird er auf den  Systemtakt synchronisiert?

Ich denk mal ne externe CLK vom adc.

Wenn du die CLK vom adc nicht ebenfalls als Systemtakt verwendest, muss 
dir auf alle Fälle Gedanken wegen den "Clockübergängen/Synchronisierung" 
machen.

[Dexter (Gast)]

Der systemtakt und der adc clock werden gemeinsam von einem xilinx IP 
Core erzeugt

@lothar

Zum beschreiben der Funktion muss ich ja wissen ob die Änderung von 
adc_state_m1 sofort stattfindet oder zum nächsten Takt, daher meine 
Frage zu dem non blockig.