Ich habe ein neues VHDL Modul erstellt, erfolgreich synthetisiert (auch die Simulation mit der Testbench war erfolgreich) Aber wieso funktioniert "implement design" nicht? kann mir da einer eventuell weiterhelfen?
axe schrieb: > Aber wieso funktioniert "implement design" nicht? kann mir da einer > eventuell weiterhelfen? Die zugehörige Fehlermeldung wäre eventuell hilfreich...
user constraint file fehlt oder falsch? xilixcorelib nicht eingebunden? unisim nicht eingebunden? componente instanziert aber nicht synthetisiert?
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