SPI Clock Eingang

[Andreas R. (andreasr)]

Ich möchte einen SPI-IO-Expander wie von Lothar Miller hier beschrieben 
realisieren:
http://www.lothar-miller.de/s9y/categories/26-SPI-Slave
Als CPLD will ich einen XC9572XL verwenden.
Jetzt meine Fragen als Einsteiger:
Was muss ich an GCK anschließen?
Brauche ich noch einen Extra-Master-Takt oder reicht der SPI CLK?
Wie kann ich am einfachsten mehrere Schieberegister realisieren (jeweils 
mit eigenem Chip Select)?
Muss ich dann den ganzen Code duplizieren oder gibt es sowas wie 
Funktionen im VHDL?

Danke im Voraus

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Andreas Richter schrieb:
> Brauche ich noch einen Extra-Master-Takt oder reicht der SPI CLK?
F: Welche Takte sind im Design zu finden?
A: Es wird der SCLK und der SS als Takt verwendet.

> Muss ich dann den ganzen Code duplizieren oder gibt es sowas wie
> Funktionen im VHDL?
Es gibt Components. Du kannst also einfach mehrere Komponenten in ein 
Toplevel Design einfügen. Aber besser ist es, du fängst erst mal mit 1 
einzigen Komponente an.

> Jetzt meine Fragen als Einsteiger: Was muss ich an GCK anschließen?
Dort gehört normalerweise "der Takt". Bei diesem Design wäre das am 
ehesten der SCLK. Aber eigetnlich ist das bei CPLDs nicht soooo arg 
wichtig...

[Andreas R. (andreasr)]

Ok, danke Lothar. Ich fange erst mal mit einem Register an. Aber nur für 
mein Verständnis: Ich könnte den GCK auch frei lassen (haben unbenutze 
Eingänge eigentlich Pull-Ups?) und den SCK auch woanders anschließen?

Gruß Andreas

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Andreas Richter schrieb:
> Ich könnte den GCK auch frei lassen
Sagen wir mal eher "ungenutzt"...
> (haben unbenutze Eingänge eigentlich Pull-Ups?)
... und "ungenutzte" Pins müssen entweder als Ausgang konfiguriert oder 
mit einem Pullup/down versehen werden.
> und den SCK auch woanders anschließen?
Das ja.