Vereinfachung einer Beschreibung

[Joe (Gast)]

Hallihallo,

habe folgende VHDL-Beschreibung

process(clk)
begin
    wait until rising_edge(clk);
    
    case s is
        when a =>   if iEna='1' then
                        s <= b;
                    end if;
        
        when b =>   if iEna='0' then
                        s <= a;
                        
                    elsif if iTrig='1' then
                        myEna <= '1';
                        s <= c;
                    end if;
        
        when c =>   if iEna='0' then
                        s <= d;
                    end if;
        
        when d =>   if other_ena='0' then
                        s <= a;
                    end if;     
    end case;
end process;

Nun möchte ich das vereinfachen, erster Ansatz in etwa so:

process(clk)
begin
    if rising_edge(clk) then
        
        myEna <= (myEna or iTrig) and iEna and (other_ena);
    end if;
end process;

Das Problem: die Abfrage in Zustand d ist meiner Meinung nach noch nicht 
richtig beschrieben in der vereinfachten Version. Kann mir jemand sagen, 
wie man die "nicht generelle" Überprüfung von 'other_ena' abbilden 
könnte?

GRUSS, Joe

[Joe (Gast)]

Kleine Korrektur: myEna muss natürlich noch zurückgesetzt werden

process(clk)
begin
    wait until rising_edge(clk);
    
    case s is
        when a =>   if iEna='1' then
                        s <= b;
                    end if;
        
        when b =>   if iEna='0' then
                        s <= a;
                        
                    elsif if iTrig='1' then
                        myEna <= '1';
                        s <= c;
                    end if;
        
        when c =>   if iEna='0' then
                        myEna <= '0';
                        s <= d;
                    end if;
        
        when d =>   if other_ena='0' then
                        s <= a;
                    end if;     
    end case;
end process;

[Lattice User (Gast)]

Deine "Vereinfachung" verhält sich schon am Anfang anders als deine FSM.

Z.B. der Fall iTrig bereits '1' wenn iEna auf '1' geht wird anders 
behandelt,
bei der FSM dauert es dabei länger bis myEna auf '1' gesetzt wird.

Das ist also keine Vereinfachung sondern eine funktional andere 
Beschreibung.

[Joe (Gast)]

Hi Lattice User,

da gebe ich dir Recht. Diesen Unterschied außen vor ... wie bekomme ich
die others_ena-Abfrage abgebildet?


JOE

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Lattice User schrieb:
> Das ist also keine Vereinfachung sondern eine funktional andere
> Beschreibung.
Besonders auch deshalb, weil in der "großen" FSM das other_ena keinen 
Einfluss auf myEna hat...

Man kann die Beschreibung nicht auf 1 Zeile zusammenfassen, weil das 
Setzen und Zurücksetzen unabhängig voneinander sind..

Ich würde also das hier bieten:

process begin
    wait until rising_edge(clk);
    if    (s=b and iEna='1' and iTrig='1') then myEna <= '1';
    elsif (s=c and iEna='0')               then myEna <= '0';
end process;

BTW: ein Prozess mit Sesitivliste darf kein wait enthalten...

[Joe (Gast)]

>Besonders auch deshalb, weil in der "großen" FSM das other_ena keinen
>Einfluss auf myEna hat...

Naja, indirekt ja schon: myEna kann nicht wieder gesetzt werden, bevor 
others_ena nicht deaktiviert wurde.

>Ich würde also das hier bieten: ...

Hm, da werden ja die Zustände der FSM dekodiert, ich wollte die FSM ja 
eliminieren.


Gruss, Joe

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Joe schrieb:
> Hm, da werden ja die Zustände der FSM dekodiert, ich wollte die FSM ja
> eliminieren.
Das ist für myEna nicht möglich, weil es von den Zuständen der FSM 
abhängt. Mehr kann man zu dem hier geposteten Code nicht sagen...

[Lattice User (Gast)]

Joe schrieb:
>>Besonders auch deshalb, weil in der "großen" FSM das other_ena keinen
>>Einfluss auf myEna hat...
>
> Naja, indirekt ja schon: myEna kann nicht wieder gesetzt werden, bevor
> others_ena nicht deaktiviert wurde.
>

Und dafür brauchts du zwingend eine FSM, da dieser Zweig von der 
Vorgeschichte abhängt.


>>Ich würde also das hier bieten: ...
>
> Hm, da werden ja die Zustände der FSM dekodiert, ich wollte die FSM ja
> eliminieren.
>

Wenn dir der Timungunterschied nicht wichtig ist, geht es mit einer 
kleineren FSM, (2 states) aber ohne geht es nicht.

[Joe (Gast)]

OK, danke für Eure Meinung Leute.

Gruss, Joe