Wie impedanzkontrollierte Leiterbahnen bei 4 lagiger PCB?

[Möchtegern-Designer (Gast)]

Hallo. Ich will/muss mich für mein nächsten Projekt mit differential 
Pairs bzw. impedanzkontrollierten Leiterbahnen auseinander setzen. Dazu 
hätte ich noch 3 Fragen:


1. In einem Video (1) wurde eine Tabelle mit empfohlenen Impedanzen 
gezeigt (2). Doch wo kommen die 90Ohm für USB und die 100Ohm für z.B. 
LVDS her? Ich habe auch hier schon den Artikel zum Thema Wellenwidestand 
gelesen. Dort steht auch die Formel, mit der man mit Ls und Cp Z0 
berechnen kann. Woanders kann man auch gleich die Leiterbahnbreite aus 
Z0 und Abstand zur GND-Plane berechnen. Das kann ich ansich soweit auch 
nachvollziehen, doch mir ist nicht klar, wo die 100Ohm her kommen. Nach 
meinem Verständniss ist die Impedanz abhängig von der Frequenz. Wieso 
ist die Soll-Impedanz fest 100 Ohm? Es scheint ja unabhängig der 
Frequenz immer zu gelten.

2. Wie würde bei einer 4lagigen Platine der beste Aufbau aussehen? Wenn 
ich die Signale auf dem Top-Layer route, reicht es dann, wenn ich unter 
den Leiterbahnen eine Massefläche platziere, oder sollte die wirklich 
über die gesamte Platinengröße reichen?

3. Wieso braucht man bei einem 250MSPS ADC (z.B. ADS41B29, (3) ) 
impedanzkontrollierte differential Pairs, bei einem 1600MHZ DDR3 RAM (4) 
aber nicht? Es ist doch um ein Vielfaches schneller und somit 
kritischer!?


Vielen Dank schonmal für jegliche Antworten



(1) https://www.youtube.com/watch?v=BlHLmQ2HO1w (@ 2:10)
(2) 
http://cache.freescale.com/files/32bit/doc/user_guide/IMX6DQ6SDLHDG.pdf 
(S. 63)
(3) http://www.mouser.com/ds/2/405/ads41b49-484362.pdf
(4) http://www.mouser.com/ds/2/12/4GB-AS4C256M16D3L-515399.pdf

[Frank K. (fchk)]

(1) Die Impedanz hängt vom Schnittstellentyp ab. 50, 75, 90, 100Ω sind 
üblich.

(2)
Top: High-Speed Signale
Inner Layer 1: GND Plane (ja, ein durchgehende OHNE Unterbrechungen)
Inner Layer 2: Power Plane
Bottom: Low Speed Signale

Wenn das nicht reicht:
Top: High-Speed Signale
Inner Layer 1: GND Plane
Inner Layer 2: High-Speed Signale
Inner Layer 3: Power Plane
Inner Layer 4: GND Plane
Bottom: High-Speed Signale

(3) Auch beim DDR3 hast Du 100Ω differential Pairs:
CK+/CK- (J7/K7)
LDQS+/LDQS- (F3/G3)
UDQS+/UDQS- (C7/B7)

Plus: Längenabgleich nicht vergessen!

fchk

[Möchtegern-Designer (Gast)]

Frank K. schrieb:
> (2)
> Top: High-Speed Signale
> Inner Layer 1: GND Plane (ja, ein durchgehende OHNE Unterbrechungen)
> Inner Layer 2: Power Plane
> Bottom: Low Speed Signale

Was ist aber, wenn ich mit einer Lage High-Speed nicht hinkomme? Kann 
ich dann nicht Inner Layer 2 nehmen? Dann habe ich doch auch die 
GND-Plane. Hat zwar einen anderen Abstand, aber das kann ich doch mit 
einer anderen Leiterbahnbreite wieder ausgleichen, oder? Nur deswegen 
dann eine teurere 6-Layer Platine?


Frank K. schrieb:
> (3) Auch beim DDR3 hast Du 100Ω differential Pairs:
> CK+/CK- (J7/K7)
> LDQS+/LDQS- (F3/G3)
> UDQS+/UDQS- (C7/B7)

Oh ja. Doch was ist mit den Datenleitungen. Die haben doch im Worstcase 
die doppelte Frequenz vom Clock, oder? Bei steigender UND fallender 
Flanke vom Clock jeweils ein Byte/Word.


Frank K. schrieb:
> Plus: Längenabgleich nicht vergessen!

Ne, das natürlich nicht.

[gg (Gast)]

Möchtegern-Designer schrieb:
> 3. Wieso braucht man bei einem 250MSPS ADC (z.B. ADS41B29, (3) )
> impedanzkontrollierte differential Pairs, bei einem 1600MHZ DDR3 RAM (4)
> aber nicht?


Weil man beim ADC so weniger Störungen reinbekommt.
Und ist auch generell für die Abstrahlung der Baugruppe besser - sind 
die Leitungen aber kurz und die Anfoderungen nicht ganz so hoch, kann 
man drauf verzichten:

"1.8V Parallel CMOS Interface Also Supported"
LVDS ist also optional.

[Frank K. (fchk)]

Möchtegern-Designer schrieb:
> Frank K. schrieb:
>> (2)
>> Top: High-Speed Signale
>> Inner Layer 1: GND Plane (ja, ein durchgehende OHNE Unterbrechungen)
>> Inner Layer 2: Power Plane
>> Bottom: Low Speed Signale
>
> Was ist aber, wenn ich mit einer Lage High-Speed nicht hinkomme? Kann
> ich dann nicht Inner Layer 2 nehmen? Dann habe ich doch auch die
> GND-Plane. Hat zwar einen anderen Abstand, aber das kann ich doch mit
> einer anderen Leiterbahnbreite wieder ausgleichen, oder? Nur deswegen
> dann eine teurere 6-Layer Platine?

Könnte gehen. Die Hersteller geben jedoch andere Empfehlungen. 
Möglicherweise könnte sich die Leiterplatte verziehen, wenn sie nicht 
symmetrisch ist. Das ist sie zwar beim 6-Lagen-Vorschlag auch nicht ganz 
gegeben, aber mit reichlich Copper Fill auf Inner Layer 2 sollte das 
gehen.

> Frank K. schrieb:
>> (3) Auch beim DDR3 hast Du 100Ω differential Pairs:
>> CK+/CK- (J7/K7)
>> LDQS+/LDQS- (F3/G3)
>> UDQS+/UDQS- (C7/B7)
>
> Oh ja. Doch was ist mit den Datenleitungen. Die haben doch im Worstcase
> die doppelte Frequenz vom Clock, oder? Bei steigender UND fallender
> Flanke vom Clock jeweils ein Byte/Word.

Ich habe den Standard nicht gemacht. Es scheint wohl eine Art 
Resourcenabwägung getroffen worden zu sein. Das Routing ist so schon 
aufwändig genug, und da hat man dann nur die drei kritischten Signale 
differentiell ausgelegt. Bei den anderen hilft wohl die 
On-Chip-Terminierung mit.