AVR Sampling Time

[Martin (Gast)]

Hallo,

ich habe einen ATTiny261 und messe synchron zur PWM einen ADC Wert.
Ich lasse die PWM auf dual Slope laufen und messe immer in der High 
Phase von der PWM.

Da der ADC ja eine gewisse Zeit braucht für das S&H muss ich den PWM-Min 
Wert nach unten begrenzen, sonst wird der Wert ungenau. Aber genau hier 
liegt mein Problem, im Datenblatt ist nicht beschrieben, wie lange die 
S&H Zeit ist, nur wann sie anfängt (1.5 Cycles nach Trigger).
Kennt jemand die Dauer? 2 Cycles?

[spess53 (Gast)]

HI

>im Datenblatt ist nicht beschrieben, wie lange die
>S&H Zeit ist, nur wann sie anfängt (1.5 Cycles nach Trigger).

Nach 1,5 Takten ist die SH-Zeit beendet.

MfG Spess

[Martin (Gast)]

Das heißt, die 1.5 Takte nach Start beziehen sich auf die Zeit, wo die 
Hold-Zeit anfängt? Und die Sample Zeit fängt bei 0 Takten an und dauert 
1.5 Takte?

Das wäre gut, ist etwas schwer rauslesbar aus dem Datenblatt.

[Ingo L. (corrtexx)]

Ist auf dem Bild hier beschrieben. Allerdings sind das ADC Takte, also 
kann das je nach Prescaler auch mal etwas dauern. 2 Takte sind bei 
200kHz 10us!

EDIT: Ist ein Auszug aus nem Megaxx8 DB, denke mal gilt für den Tiny 
auch!
In dem Bild lese ich das 2us nach dem Trigger S&H beginnt. Wie lange sie 
dauert weiss man nicht.

Martin schrieb:
> Das wäre gut, ist etwas schwer rauslesbar aus dem Datenblatt.
So ist es wohl leider nicht.

[Martin (Gast)]

Vielleicht ist es wirklich so, dass im Diagramm das S&H nach 1.5 Cycles 
bedeutet, dass dort das Sampling beendet ist und die Hold-Time anfängt. 
Denn der ADC braucht ja auch noch 10 Takte um zu wandeln. Das könnte 
hinhauen.

[c-hater (Gast)]

Martin schrieb:

> Vielleicht ist es wirklich so, dass im Diagramm das S&H nach 1.5 Cycles
> bedeutet, dass dort das Sampling beendet ist und die Hold-Time anfängt.

Das ist sogar ganz sicher so. Und beginnen tut sie übrigens 0.5 Cycles 
vor dem Ende der vorigen Wandlung. Keine Ahnung, warum das nicht im 
Datenblatt steht und man es erst durch Messungen selber ermitteln muß...

Wie auch immer, d.h.: man kann das Sampling-Zeitfenster außer im 
FreeRunning-Mode in weiten Grenzen selbst steuern, mit einem Minimum von 
0.5+1.5=2 ADC-Cycles. Für hochohmige Quellen kann man also auf Kosten 
der Samplefrequenz gewisse Kompromisse eingehen und so ggf. externe 
Analoghardware (Impdedanzwandler) einsparen.

Beim FreeRunning-Mode muß man übrigens auch sonst etwas aufpassen, 
eigentümlicherweise verhalten sich nicht alle AVRs diesbezüglich gleich, 
etliche (vor allem neuere Modelle?!) brauchen im FreeRunning-Mode 
Extra-Cycles zwischen den einzelnen Wandlungen, schaffen dann also keine 
komplette Wandlung alle 13 ADC-Cycles. Keine Ahnung, warum das so ist. 
Naja, immerhin steht wenigstens noch im jeweiligen Datenblatt, dass es 
so ist, wenn's so ist...