Hallo zusammen, ich möchte eine Platine für eine Vollbrücke mit einer max. Leistung von 120W (bei 12V) anfertigen. Die Platine wird größtenteils mit SMD Bauteilen realisiert. Bei der Anfertigung der Platine ist mir allerdings aufgefallen, dass ich für die 10A im Leistungsteil eine Leiterbahnbreite von 4mm (bei 35um Leiterdicke) benötige. Meine Transistoren sind allerdings ziemlich "klein" und ich bekomme Probleme bei der Verlegung der Leiterbahnen. Aus diesem Grund möchte ich die Leiterbahnen im Leistungsteil auf der Ober- und Unterseite verlegen (jeweils mit 2mm Leiterbahnbreite) und meine Footprints dementsprechend anpassen. Transistoren: ------------------------ PMOS: IPD50P04P4L-11 NMOS: IPD060N03L_G --> Selbes Package! (Pin 1: Gate / Pin 2: Drain / Pin 3: Source) Für das großflächige Pad habe ich ein Pad mit 4 durchgehenden Bohrungen mit jeweils 0,6mm Bohrdurchmesser gewählt. Zwei Leiterbahnen würde ich dann auf eine der 4 "2er Pads" legen und dann nochmal untereinander mit einer Leiterbahn verbinden. Bei Pin 3 bin ich mir allerdings nicht ganz sicher, ob diese Lösung von mir so optimal ist, da die Fläche zum Löten hier doch schon etwas kleiner ist und die Bohrungen(mit 0,6mm) da evtl. hinderlich sein können. Die Pads von Pin 1&3 habe ich jeweils 1mm größer gemacht (nach unten hin, um diese später besser löten zu können), als auf dem Datenblatt angegeben. Den resultierenden Querschnitt der Durchkontaktierungen habe ich mir auch nochmal berechnet (für Pad 3): Kreisfläche Gesamt: ------------------------ Akreis,ges = PI*r^2 = PI*(0,6mm/2+(35*10^-3mm))^2 = 0,353mm² Resultierende Kreisfläche abzgl. der Bohrung: ------------------------ Akreis,res = Akreis,ges - (PI*(0,6/2mm)^2) = 0,07mm² Leiterquerschnitt der Leiterbahn mit 4mm Leiterbahnbreite: ------------------------ ALeiter = 35*10^-3mm*4mm=0,14mm² Bei 2 Durchkontaktierungen auf dem Pad erhalte ich den selben Querschnitt, wie die Leiterbahn. Das sollte also passen oder? Ich bin mir nur nicht sicher, ob die Bohrungen bei Pad 3 dann etwas zu groß sind, um die noch vernünftig löten zu können. Was meint ihr? *EDIT: Bild 1 ist ein Footprint mit 3mm Bohrdurchmesser für Pad 3. Da ist der Querschnitt der DuKo dann allerdings zu gering!*
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Die Vias nehmen dir Leiterbahnquerschnitt weg. In die Vias fließt das Lötzinn vom Pad ab. Alles keine Gute Idee. Es macht in der Regel nichts aus, wenn ein kurzer Abschnitt der Leiterbahn am Bauteil etwas dünner ist. Im Bauteil selbst sind die 10A ja auch über sehr dünne Bondingdrähte geführt. Ich würde versuchen auf einer Lage mit den 4mm so nah wie möglich an das Bauteilpad heranzukommen, und am Pad selbst so breit wir eben möglich zu bleiben. Das Gate-Pad benötigt ja nur eine dünne Zuleitung, den verbleibenden Platz zwischen Pin 1 und 3 kannst du also auch für den Source Anschluss nutzen. Ausserdem bekommt man da doch locker einen 5mm Trace direkt ans Pad rangeführt... ?! (siehe Anhang). Wenn es vom Platz her nicht reicht, kannst du ja eine der 4mm Bahnen auf der Oberseite, und eine andere auf der Unterseite verlegen. (Viele) Vias dann etwas abseits der Bauteil-Pads.
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Es gibt auch absolut keinen Grund, das Pad am Ende der Leiterbahn mittig drauf zu setzen.
Du wirst bei 10A vermutlich mehr Vias haben wollen, siehe http://www.adam-research.de/pdfs/PCB-Physik6.pdf Arno
Erstmal vielen Dank für die Tipps. Sehe ich das richtig, dass ihr die Pads einfach größer dimensioniert, damit man die Leiterbahn besser platzieren kann? Ich würde das Pad dann auf 4mm vergrößern und so setzen, dass ich keine Probleme mit den Anschlüssen bekomme (Kurzschluss zwischen den Pins). Habt ihr vielleicht mal ein Bild, wo man ein Platinenlayout sieht, bei dem man das so realisiert hat? Ich möchte das Layout bis spätestens Mittwoch abschließen.
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Nein. Das Pad bleibt so groß, wie es für das IC nötig ist. Du definierst beim Pad ja auch die Pastenmenge und den Stopplack. Das Pad liegt einfach in einer größeren, umgebenden Kupferleitung/-fläche. An den bereits hochgeladenen Beispielen siehst du es doch. Rot ist Kupfer (unter Stopplack), das eigentliche Pad ist der schraffierte Bereich.
Habe ich das richtig verstanden, dass ich den eigentlichen Footprint garnicht ändern muss, sondern die Leiterbahn lediglich seitlicher auf dem Pad platzieren muss? Die Luftlinie verschwindet momentan erst dann, wenn ich die Leiterbahn mittig platziere. Mein Problem ist, das die Leiterbahn immer automatisch in die Mitte des Pads "rutscht". Gibt es eine Möglichkeit das zu ändern? Das würde mir enorm helfen!
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Den Footprint lässt du wie er ist. Du nagelst nur keine Vias im Bereich des Pads durch, und legst eine 4mm (oder breitere) Leitung an das Pad heran. Ist das deine aller erste Platine, die du machst? Es gibt auch die Möglichkeit "Polygone" zu verwenden. Axel M. schrieb: > Mein Problem ist, das die > Leiterbahn immer automatisch in die Mitte des Pads "rutscht" "Snap" ausschalten. Danach dünnere Leitung vom Center des Pads an das Ende der Dicken Leiterbahn verlegen damit der DRC zufrieden ist.
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Super, alles klar! Das ist meine erste Platine die ich anfertige. Wie ändere ich denn die Einstellung, dass ich auch seitlich an das Pad die Leiterbahn ansetzen kann? Momentan rutscht die Leiterbahn immer direkt mittig auf das Pad. Vielen Dank für die fixe Antwort. ;)
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Ich arbeite mit KiCad. Perfekt! Ich werde mich morgen früh direkt mal dransetzen. ;)
Wo finde ich denn die Einstellungen, um den "Snap" auszuschalten? Bisher blieb jeder Versuch ohne Erfolg. Die Leiterbahn lässt sich nur mittig platzieren, bzw. wird automatisch in das mittlere Raster gezogen.
In anderen Programmen kann man Leiter-Polygone malen. Auch wenn die meist für eine gedankenlose Massefläche benutzt werden, kann man auch andere Verbindungen damit behandeln. Das sollte selbst bei Kicad funktionieren.
Ich habs hinbekommen! Danke für die Hilfe!
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