Parasitäre Kapaztät von Leiterbahnen

[Hendrik B. (hendrik_ber)]

Hallo,

ich beschäftige mich derzeit mit PSoCs und deren CapSense feature. Ein 
Test-Layout funktioniert auch bereits. Nun wollte ich es aber etwas 
genauer wissen. Im CapSense Guide von Cypress finden sich Maximalwerte 
für die automatische Kalibrierung der Touchfelder (parasitäre Kapayität 
<= 45pF). Nun habe ich mich gefragt, wie ich die Kapazität von den 
Leiterbahnen gegenüber Masse berechnen könnte. Wären diese breit genug 
und auf der anderen Seite wäre eine Masselage, könnte man ja vielleicht 
einen Plattenkondensator annehmen.
Nun sieht es aber so aus, dass die Leiterbahn (7mil) umgeben ist mit 
einer rautenförmigen Masse (17% fill) und auf der anderen Seite 
ebenfalls rautenförmige Masse (25% fill) ist.

Könnt ihr mir einen Tipp yur Berechnung geben oder misst man so etwas 
eher und wenn ja wie?


Viele Grüße.

[Joe F. (easylife)]

Entscheidend ist vor allem der Abstand der Leiterbahn zur GND Plane, und 
die dielektrische Leitfähigkeit des PCB.

Da du ja einen Maximalwert nicht überschreiten möchtest, würde ich für 
den 25% Fill eine Plane ansetzen. Du weisst ja nicht, ob nicht genau 
unter der Leiterbahn der 25% Anteil des Fills liegt...

Ich finde diesen Calculator hier ganz gut:
http://www.mantaro.com/resources/impedance_calculator.htm

-> Microstrip Zo

GND neben deiner Leiterbahn kannst du ja mit viel Abstand (>1mm) fern 
halten, so dass diese Fläche dann kaum noch eine Rolle spielt.


Hendrik B. schrieb:
> Nun sieht es aber so aus, dass die Leiterbahn (7mil) umgeben ist mit
> einer rautenförmigen Masse (17% fill) und auf der anderen Seite
> ebenfalls rautenförmige Masse (25% fill) ist.

Oder meinst du, die Leiterbahn ist zwischen 2 GND Lagen eingebettet?
Dann hilft der "Stripline Z0" Calculator auf obiger Seite.

[Hendrik B. (hendrik_ber)]

Ich habe mal ein Beispiel Design angehängt. Es handelt sich um eine 
zweilagige Platine. Auf dem Top-Layer befinden sich die Tasten. Die 
Leiterbahnen sind auf dem Bottom-Layer verlegt. Die Masseflächen (top 
und bottom) sollten laut Design Guide mit 25% fill (top) und 17% fill 
(bottom) ausgeführt sein, was angeblich die parasitäre Kapazität 
verringern soll.
Der Abstand zwischen den Tasten und Ground sollte zwischen 0.5mm und 2mm 
und der Abstand von einer Leiterbahn zu Ground sollte zwischen 0.254mm 
und 0.508mm liegen.
Zunächst habe ich 1mm für Taste-Ground und 0.3mm für Leiterbahnd-Ground 
gewählt.

[Joe F. (easylife)]

Man kann da wenig erkennen (Abstände).
Kannst du diese 2 Layers mal als Gerber anhängen?
Wie dick ist dein PCB? 1.55mm? FR4? 35um Kupfer?

[Hendrik B. (hendrik_ber)]

Mein Testlazout hielt sich leider nicht an die Angaben im Datenblatt und 
war daher eher als Freischuss zu sehen. Der Anhang ist von Cypress 
direkt. Leider haben die dort nur die Dateien für Cadence Allegro oder 
OrCad. Es würde sich um dieses Board handeln:

http://www.cypress.com/documentation/development-kitsboards/cy8ckit-031-psoc-capsense-expansion-board-kit

Das richtige PCB würde ich dann halt schon gerne korrekt erstellen, 
weswegen ich vorher fragen wollte. Es soll sich später um FR4 mit 35um 
Kupfer und 1.6mm Dicke handeln.

[Joe F. (easylife)]

Also, wenn du mal die GND Fläche links und rechts vernachlässigst 
(einfach genügend weit abrücken), bleibt noch der "Plattenkondensator".
Bei 1.55mm Abstand wären das 24000pF pro Quadradmeter.

Ein 0.2mm Trace hätte also 4.8pF pro Meter.

Noch weiter getrieben: selbst wenn man die GND Plane links und rechts 
auch als Plattenkondensator ansehen würde, mit 0.5mm Abstand, wären das 
zusätzliche 2 * 15pF = 30pF pro Meter.

Zusammen also 35pF pro Meter.

Die Design Empfehlungen von Cypress empfehlen 0.1m Tracelength, max 0.3m
http://www.cypress.com/file/142626/download

Die parasitäre Kapazität ist also auf dieser Strecke weit unterhalb der 
45pF.

Beherzige einfach die ganze Liste an Empfehlungen von Cypress (siehe 
Link), und dann wird es schon werden...

Edit: dazurechnen muss man natürlich noch die Kapazität der 
Sensorfläche...

[Hendrik B. (hendrik_ber)]

Hallo Joe,

schonmal vielen Dank!
Kann ich denn trotzdem ganz normal mit dem Plattenkondensaotr rechen, 
obwohl es sich nicht um eine durchgehende Massefläche handelt oder dient 
es erstmal einer ersten Näherung, da man nach oben hin abgrenzen würde?

Wie hast du den Plattenkondensator mit der Massefläche links und rechts 
der Leiterbahnen berechnet? Mit der Höhe der Leiterbahn als 
"Plattenfläche"?

Da ich etwas darüber schreiben muss, wäre die Berechnung für mich halt 
interessant. Die Design Notes beheryige ich jetzt natürlich. ;)

[Georg (Gast)]

Hendrik B. schrieb:
> obwohl es sich nicht um eine durchgehende Massefläche handelt

Dafür gelten die Formeln natürlich nicht, eigentlich gelten sie nur im 
unendlichen Fall, da vorausgesetzt wird, dass die Feldlinien gerade von 
einer zur anderen Fläche gehen. Randeffekte sind also nicht 
berücksichtigt, und bei einer nicht durchgehenden Fläche besteht das 
Feld nur aus solchen Randeffekten. Man müsste das resultierende Feld mit 
einem 3D-Fieldsolver berechnen.

Georg

[Joe F. (easylife)]

Hendrik B. schrieb:
> Wie hast du den Plattenkondensator mit der Massefläche links und rechts
> der Leiterbahnen berechnet? Mit der Höhe der Leiterbahn als
> "Plattenfläche"?

Nein, ich habe die breite der Leiterbahn genommen.
Das ist natürlich ziemlich falsch (zu große Kapazität), aber mir ging es 
darum eine sehr grobe Abschätzung des "schlechtesten" Falls zu bekommen.

Ich habe keine Ahnung, wie man die Kapazität zwischen parallelen Leitern 
genau berechnen kann. Manche nehmen die Berechnung zweier paralleler 
Rundleiter zu Hilfe, da ist aber auch die Bestimmung des 
Leiterdurchmessers schwierig, da ein PCB Trace ja nicht rund ist.

Wie gesagt, die parasitäre Kapazität der Sensorfläche wird im Vergleich 
viel höher sein, als die der Zuleitung, insofern lohnt es sich wohl 
kaum, da besonders genaue Berechnungen anstellen zu wollen.
Ich denke auch, im Zweifel muss eine Simulationssoftware her, die die 
Felder simulieren kann - hat aber nicht jeder... ;-)