Ein Design für mich privat hat nach einigem Hin- und Her sauber getimed - zumindest ist das die Aussage des Tools. Nach einigen weiteren Änderungen war es kurzzeitig nicht mehr so. Ich habe dann weitere FFs hinzugefügt und das Timing dann wieder getroffen. Soweit alles paletti. Um mir anzusehen, was er an einer bestimmten Stelle gebaut hat, habe ich "generate netlist" in der Synthese aktiviert, wodurch er eigentlich nur durchlaufen sollte und eben zusätzlich die Netzliste bauen soll. Dabei wurde eben das Timing überraschend nicht mehr getroffen. Woran könnte das liegen
Frank P. schrieb: > Woran könnte das liegen An einem anderen Startwert für die Optimierung von P&R... > Woran könnte das liegen Welche Toolchain? Wie kontrollierst du "das Timing"?
Ich habe etliche constraints drauf, die auch alle vollständig zu sein scheinen. Wobei es da auch einen issue gibt. Dazu schreibe ich noch etwas. Das mit dem Startwert von PAR interessiert mich. Warum ist das so und wieso kriegt es dann einmal das Timing knapp hin und einmal nicht? Warum gibt es da einen Zufall?
1 | $ par -help |
2 | Release 14.6 - par P.68d (nt) |
3 | ... |
4 | -t = Placer cost table entry. Start at this entry. |
5 | Default: 1 for Virtex-4 and Spartan-3 architectures |
6 | Not supported for newer architectures |
7 | ... |
@Frank: Welchen FPGA setzt Du ein? Duke
Spartan 6. dort, bei PAR, habe ich nichts eingetragen.
Zwischenzeitlich hat er es nun mal wieder gemacht, dann aber auch wieder nicht. Seltsam! Wenn es an mangelnden Constraints liegt, müsste er ja wenigstens das design formell treffen, auch wenn es dann gfs beim Testen versagt.
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