wait until synthetisierbar

[frage (Gast)]

Hallo,
kurz und knapp:

Sind
[vhdl]
wait until condition;
[\vhdl]
statements immer synthetisierbar?
Also auch mehrere, hintereinander kommende Statements?

[kurze Antwort (Gast)]

Nein.

[Fpgakuechle K. (Gast)]

frage schrieb:

> Sind
> [vhdl]
> wait until condition;
> [\vhdl]
> statements immer synthetisierbar?

"Immer" ist immer falsch.

Welche VHDL Konstrukte synthetisierbar sind beschreibt der "synthesis 
style guide" des jeweiligen Synthesetools. Pauschal gültige Antworten 
gibt es dazu nicht.

Relativ oft wird "wait" im zusammenhang mit der Taktflanke zur 
synthesegerechten Beschreibung getakter FF genutzt. Das kann es aber 
auch schon mit den synthesefähigen "wait"-Konstrukten gewesen sein.

MfG,

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Siehe: http://www.lothar-miller.de/s9y/archives/47-wait-im-Prozess.html

[Weltbester FPGA Pongo (Gast)]

Ich frage mich immer noch, was es für einen Sinn macht, solche 
Konstrukte zu verwenden, wenn man synthestisierbaren Code braucht.

Mag sein, dass Xilinx das nimmt, andere tun es gfs nicht.

Der Begriff "wait" macht bei realer Hardware auch keinen Sinn, weil 
Hardware keine wirkliche zeitliche Abhängigkeit kennt. Die müsste man 
erst auch Umwegen hineininterpretieren.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Weltbester FPGA Pongo schrieb im Beitrag #4308475:
> Der Begriff "wait" macht bei realer Hardware auch keinen Sinn, weil
> Hardware keine wirkliche zeitliche Abhängigkeit kennt.
Es fällt zumindest mir nicht arg schwer, "wait until rising_edge(CLK)" 
als "warte auf nächste steigende Taktflanke" zu interpretieren.
Das ist allemal intuitiver als den Takt in die implizite "Warteliste" 
(=Sensitivliste) aufzunehmen und danach nur die steigende Flanke 
abzufragen.

[Ale (Gast)]

Vielleicht hat er ein sondern Thread gelesen...
"wait until ist bei Lothar Miller synthetisierbar" ;-)
/joke

[fluuppu (Gast)]

ich frage mich, ob diese Schreibweise einer Statemachine überhaupt guter 
Stil ist?! Oder anders: warum sollte man diese Schreibweise überhaupt 
verwenden? Gibt es da Anwendungen für?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

fluuppu schrieb:
> ob diese Schreibweise einer Statemachine überhaupt guter Stil ist?!
Welche Schreibweise?

Ein "wait until" in der FSM?
Tadelloser Stil, garantiert synchrones Design.
http://www.lothar-miller.de/s9y/archives/16-Takt-im-Prozess.html
http://www.lothar-miller.de/s9y/archives/43-Ein-oder-Zwei-Prozess-Schreibweise-fuer-FSM.html

[fluuppu (Gast)]

Lothar M. schrieb:
> fluuppu schrieb:
>> ob diese Schreibweise einer Statemachine überhaupt guter Stil ist?!
> Welche Schreibweise?
>
> Ein "wait until" in der FSM?
> Tadelloser Stil, garantiert synchrones Design.
> http://www.lothar-miller.de/s9y/archives/16-Takt-i...
> http://www.lothar-miller.de/s9y/archives/43-Ein-od...

ich bezog mich auf das Beispiel wo Du ganz viele "Wait until" im Prozess 
hattest. Da hast du ja beides gegenübergestellt:

architecture Behavioral of wait_im_process is
signal cnt : integer range 0 to 6;
begin

  process begin
    wait until rising_edge(clk100MHz);
    case cnt is
      when 0 => dout <= '0';
      when 1 => clk <= '1';
      when 2 => clk <= '0';
                dout <= '0';
      when 3 => clk <= '1';
      when 4 => clk <= '0';
                dout <= din;
      when 5 => dout <= '1';
      when 6 => clk <= '0';
                dout <= '1';
    end case;
    if (cnt<6) then cnt <= cnt+1;
    else            cnt <= 0;
    end if;
  end process;

end Behavioral;

Versus

entity wait_im_process is
    Port ( clk10ns : in  STD_LOGIC;
           din  : in   STD_LOGIC;
           dout : out  STD_LOGIC := '0';
           clk  : out  STD_LOGIC := '0');
end wait_im_process;

architecture Behavioral of wait_im_process is
begin

  process begin
    dout <= '0';
    wait until rising_edge(clk10ns);
    clk <= '1';
    wait until rising_edge(clk10ns);
    clk <= '0';
    dout <= '0';
    wait until rising_edge(clk10ns);
    clk <= '1';
    wait until rising_edge(clk10ns);
    clk <= '0';
    dout <= din;
    wait until rising_edge(clk10ns);
    dout <= '1';
    wait until rising_edge(clk10ns);
    clk <= '0';
    dout <= '1';
    wait until rising_edge(clk10ns);
  end process;

end Behavioral;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

fluuppu schrieb:
> ich bezog mich auf das Beispiel wo Du ganz viele "Wait until" im Prozess
> hattest.
Das war nur ein Beispiel, was Synthesizer schon können. Ich würde das 
auch niemals (oder bestenfalls in homöopathischen Mengen) in 
produktivem Code einsetzen...

[berndl (Gast)]

fluuppu schrieb:
> ich frage mich, ob diese Schreibweise einer Statemachine überhaupt guter
> Stil ist?! Oder anders: warum sollte man diese Schreibweise überhaupt
> verwenden? Gibt es da Anwendungen für?

* Keine Sensitivitaetsliste notwendig
* Eine Einrueckungstiefe im Source weniger -> mehr Platz auf dem 
Bildschirm bzw. kann man den Tabulator auch groesser stellen, was der 
Uebersichtlichkeit enorm dient
* Sofort erkennbar, dass da kein asynchrones Zeugs im Prozess steht

Also ich sehe da nur Vorteile und damit ist es fuer mich "guter Stil"

[Olga (Gast)]

berndl schrieb:
> * Keine Sensitivitaetsliste notwendig
> * Eine Einrueckungstiefe im Source weniger -> mehr Platz auf dem
> Bildschirm bzw. kann man den Tabulator auch groesser stellen, was der
> Uebersichtlichkeit enorm dient
> * Sofort erkennbar, dass da kein asynchrones Zeugs im Prozess steht
>
> Also ich sehe da nur Vorteile und damit ist es fuer mich "guter Stil"

Und weiter:
* sofort erkennbar, dass der Zustandsgraph der Statemaschine einfach nur 
ein großer Kreis ist.
* sofort erkennbar, dass der Zustand nicht noch andere Prozesse 
beeinflusst, da es kein explizites Zustandssignal gibt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Hoppla, da sind jetzt 2 Beschreibungsarten zugleich bewertet worden:
a) die 1-Prozess-Schreibweise mit einem wait until ganz am Anfang
und
b) der "dauerlaufende" Prozess mit mehreren wait, der eigentlich nur ein 
Bitmuster ausgeben kann.