Ich habe die freie Version von ISE und ChipScope dazugekauft. Die ist nun abgelaufen. Im neuen Projekt wird demnächst nur noch Vivado eingesetzt. Kann mir jemand im Vorfeld sagne, wie das nun mit ChipScope ist? Kann man das CS weiter nehmen? Gibt es was Bessere? Oder ist das in Vivado drin?
Der Logic Analyzer ist jetzt direkt in den VIVADO Hardware Manager integriert. Mit Vivado erzeugte ILA Cores sind nicht kompatibel zum alten ChipScope. Besser? Naja... Und was ist an ISE abgelaufen? Die haben doch eh bei der 14.7 die Entwicklung eingefroren, neues gibts keins, deine Lizenz läuft also bis zum St. Nimmerleinstag noch genauso weiter. VIVADO geht ja eh nur für die 7er Serie.
M. F. schrieb: > Gibt es was Bessere? > > Oder ist das in Vivado drin? Ich hab ein Zynq-board extra in der design-edition gekauft weil in dieser für ein paar Euro mehr eine Debug IP Lizenz (device locked) dabei ist. http://shop.trenz-electronic.de/de/26221-ZYBO-Zynq-7000-Entwicklungsboard-Design-Edition-Gutschein-device-locked?c=119 Was in welcher Vivadoe Edition dabei ist steht dort: http://www.xilinx.com/products/design-tools/vivado/vivado-webpack.html Es gibt Selbstbau-Alternativen wie Durchblicker, dazu haben die anderen im Forum sicher auch ein paar Tipps. MfG
Der Florian schrieb: > Gibt es dazu sourcen? Im Artikel finde ich nichts... Da hast du den Link auf SourceForge im Kapitel Sourcedepot übersehen: https://www.mikrocontroller.net/articles/Durchblicker#Sourcedepot MfG
hm, das wäre ja mal eine Alternative. Ist das stabil? Bekomme ich damit eine schnelle Serielle Verbindung hin? Hätte gerne sowas wie 3MB over USB?
M. F. schrieb: > hm, das wäre ja mal eine Alternative. Ist das stabil? Bekomme ich damit > eine schnelle Serielle Verbindung hin? Hätte gerne sowas wie 3MB over > USB? Gleich zu Artikelanfang steht: " Im Unterschied zu ähnlichen Projekten wird kein PC zur Steuerung/Datendarstellung benötigt, die Zeitverläufe werden über ein an das Board angeschlossenen VGA-Monitor direkt ausgegeben. " also nix mit USB für den Logicanalyzer. Code ist im Zustand "brauchbares demo" also nicht gezielt auf Fehler untersucht. Mit stabilität hatt ich keine Probleme hab es aber nicht Langzeitgetestet. Zur Selbernutzumng wird man selbst Hand an den Code legen müßen. Durchforste mal dieses Unterforum auf ältere Artikel, da war mal was mit GNU-HDL oder so. sigrok? sump? http://sigrok.org/ http://www.sump.org/projects/analyzer/ MfG,
Habe begonnen, mein Design auf Vivado umzustellen und stosse auf die ersten Probleme. Mit ISE klappt das timing - mit Vivado nicht. Ich habe nun einige constraints eingeführt, erhalte aber noch schlimmere Resultate. Ich gehe davon aus, dass die constraints falsch sind. Könnte mir jemand, der sich damit auskennt, einen kleinen Tipp geben, wie man die 4 Werte für min/max/thd/tsu - für jeweils inputs und outputs genau einstellen muss? Aus den constraints im XDC werde ich nicht schlau, weil er dort virtuelle Takte eingeführt hat, auf die er sich bezieht und die offenbar noch einen offset (sicher den des IBUFs) mit sich herumschleppen. Dass man das virtuelle clock-Gedöhns vermeiden kann, habe ich gelesen, es aber noch nicht hinbekommen.
Solche Effekte habe ich auch. Sind das Timing-Fehler im Umfeld von ChipScope-Signalpfaden.
Konkrete Frage nochmal dazu: wie geht man mit Takten um, die über einen Buffer laufen? Constraints auf die Quelle wie bei ISE?
Vivdao erzeugt dabei einen virtuellen Takt, der die Eigenschaften des Buffers und der PLL berücksichtigt. Leider oft mit Fantasynamen. Den kann man zwar ändern, aber er kapiert die dann mitunter nicht und legt wieder eigenmächtig was Neues an!
Markus F. schrieb: > Könnte mir jemand, der sich damit auskennt, einen kleinen Tipp geben, > wie man die 4 Werte für min/max/thd/tsu - für jeweils inputs und outputs > genau einstellen muss? Eigentlich so, wie es in der Realität durch die Schaltung vorgegeben ist. Hängt also von dem Chip ab, der vorne dran hängt. > Aus den constraints im XDC werde ich nicht schlau, weil er dort > virtuelle Takte eingeführt hat, auf die er sich bezieht und die offenbar > noch einen offset (sicher den des IBUFs) mit sich herumschleppen. Die Verzögerung der Buffer berücksichtigt er da sicher (noch) nicht. Der ergibt sich auch eher durch dessen spätere Position im Chip und das entstehende Routing. Die Verzögerung eines Buffers selber ist im Vergleich dazu minimal. Im Gegenteil, eine einzelne Leitung aus einer PLL für z.B. den inversen Takt eines ODDR ist mit Buffer schneller, als ohne, weil in CMOS-Chips ganz generell, das fan out, also die Last am Signal das Timing macht und nicht der Schalter. Die Länge der Leitung impliziert eine ohmsch-kapazitive Last, die auch bei kurzen Entfernungen als relevanter Wellenwiderstand wirkt und erheblich mehr effektive ladungstragende generiert, als das die beiden kleinen gates und Zuleitungen eines komplementären Transistors. Markus F. schrieb: > Konkrete Frage nochmal dazu: wie geht man mit Takten um, die über einen > Buffer laufen? Constraints auf die Quelle wie bei ISE? Bei Signalen die nur über einen Buffer gehen, wird kein virtuelles Taktsignal erzeugt. Das gibt es nur bei PLLs mit eingestellter Verzögerung oder übersetzten Takten.
Jürgen S. schrieb: > Bei Signalen die nur über einen Buffer gehen, wird kein virtuelles > Taktsignal erzeugt. Bei mir schon. Er bietet einen Takt an, wahrscheinlich, weil ich den Takt runterteile.
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