Gibt es bei Altium Designer irgendeine (funktionierende) Möglichkeit einen Mindestabstand für Polygone zum PCB Rand zu definieren? Ich habe ein Polygon mit dem mit den gleichen Umrissen wie die Board Outline definiert und möchte nun, dass zum Rand ein Abstand von ca 0.2mm eingehalten wird. Mein Ansatz (und der verschiedener Googel Treffer) war eine Clearance Rule zu definieren zwischen: InPolygon All minimum Clearance 0.2mm Das komische ist, dass ich auch Cutouts auf meinem PCB habe es bei diesen funktioniert. Wenn ich ein Polygon über einen Cutout ziehe wird es automatisch bis auf 0.2mm zum Rand ausgebreitet. Beim Aussenrand funktioniert das aber irgendwie nicht, das Polygon wird sogar über die Platine hinaus ausgebreitet wenn die Polygonrandlinie darüber hinauszeichne.
Dann ziehe mal eine Keepout-Linie um deine Platine. Dazu müsste der Abstand eingehalten werden. Eine Linie auf dem Keepout-Layer meine ich...
:
Bearbeitet durch User
Danke das hat geholfen. Hast du eine Idee wieso die Regel die ich definiert habe nicht funktioniert hat? Zudem habe ich jetzt einen Abstand von ca. 0.4mm...wo kann ich denn den einstellen? Bzw wo ist eine Dokumentation dazu, ich finde irgendwie nicht besonders viel dazu.
Da das Board zwar optisch einen Außenrand hat, der praktisch aber nicht da ist, wird dort nicht begrenzt. Diese Begrenzung erfolgt durch den Keepout-Layer. Beim Cutout erstellst du ein Objekt, das eine Außenkontur hat. Und zu diesem Objekt wurde die Clearance eingehalten. Die 0.4mm zur Keepout-Linie kann (denke ich) durch die Regel "Plane -> Power Plane Clearance -> PlaneClearance" eingestellt werden. Ich habe das aber nicht ausprobiert... Nachtrag: nein, tut es nicht. Ich habe eine Polygon Plane auf TOP erstellt und über die Außenkontur gezogen. Bei mir wird der Abstand nach der Clearance-Rule (nicht der von mir zuvor genannten) eingestellt. Oder meinst du auf einer der Innenlagen?
:
Bearbeitet durch User
Angehängte Dateien:
-
Altium_Pullback.jpg
120 KB
Der Abstand der Innenlagen zur Kante der Platine wird als Pullback bezeichnet. Zu finden im Layer Stack Manager (siehe Bild).
Danke für deine Antworten. Ich kann leider weder im Layer Stack Manager den Pullback Wert ändern (es ist kein Wert vorhanden und ich kann nichts reinschreiben). Ich habe nur einen Top und einen Bottom Layer und keine einzige Clearance Rule welche diesen Abstand von ca. 0.4mm vorgibt (es sind nicht ganz 0.4mm, vermute mal irgendwas zöllisches).
Wenn ich einen Cutout erstelle, bleibt mein Polygon nicht davon entfernt, sondern endet kante an Kante. Es scheint bei dir noch eine andere Einstellung dafür verantwortlich zu sein. Hast du vielleicht ein Polygon Cutout anstelle eines Board Cutout erstellt?
Eine Cearanceregel kann nicht auf mechanische Layer angewendet werden. Daher wirkt die board outline nicht auf Kupfer. Seit der Version 14.1.15 glaub ich gibts ne spezielle Regel dafür. Sonst haben wir immer einen Platinenumriss im Keepoutlayer gezeichnet/zeichnen lassen (über Board shape/create primitives from board outline).
Aha, ich stehe bei 14.0.9 Vielleicht kann ich dann die Ursache nicht nachvollziehen...
Einmal was grundsätzliches:
Der Keepout gibt den Elektrischen Rand der Platine an (+ Cutouts wenn
man will).
Normalerweise definiert man auf einem Mech Layer den physikalischen
Rand, weil die meistens aber nicht immer gleich sind (z.B.
Befestigungslaschen an den Seiten, Kühlkörper, Sperrflächen usw.) -
diesen gibt man dem Platinenhersteller als Rand an.
Mit der Rule InPolygon zu OnLayer('Keep-Out Layer') sollte man den
Abstand zum Rand einstellen können.
All zu InPolygon würde bedeuten alle Elemente (Tracks, VIAs, Pads ...)
zum Polygon und nicht Rand<->Polygon
Ich hoffe das hilft ein wenig
Taz
Nun, auch wenn dort "All" steht, so sollte der Abstand zu den Cutouts nicht anders als zum Platinenrand (mit Keepout-Line) sein... Woran das liegt ist derzeit die Frage, denke ich.
Es macht aber einen Unterschied ob man das Cutout als Polygon Cutout definiert oder als Board Cutout. Für mich verhält sich das System richtig, wenn ich ein 'Loch' im Polygon habe möchte dann bitte genau da wo ich es platziere ohne irgendeine Abstandsrule die anschlägt. Als Beispiel würde ich mal Chip Antennen anführen, die sind sehr klein mit Abstand um das Polygon könnte man die gar nicht mehr routen. Als zweites Beispiel hatte ich mal ein HF-Modul, das wollte auch keine GND Plane unter sich haben. Ich stehe Cutout so als würde ich mit einer Schere entlang der Line schneiden. Aber jeder sieht das vielleicht anders. Meine Meinung, wenn es jemand anders sieht ist das völlig in Ordnung.
Taz schrieb: > Es macht aber einen Unterschied ob man das Cutout als Polygon Cutout > definiert oder als Board Cutout. > Für mich verhält sich das System richtig, wenn ich ein 'Loch' im Polygon > habe möchte dann bitte genau da wo ich es platziere ohne irgendeine > Abstandsrule die anschlägt. > Als Beispiel würde ich mal Chip Antennen anführen, die sind sehr klein > mit Abstand um das Polygon könnte man die gar nicht mehr routen. Als > zweites Beispiel hatte ich mal ein HF-Modul, das wollte auch keine GND > Plane unter sich haben. > > Ich stehe Cutout so als würde ich mit einer Schere entlang der Line > schneiden. Aber jeder sieht das vielleicht anders. > > Meine Meinung, wenn es jemand anders sieht ist das völlig in Ordnung. Dieser Beitrag ist mal wieder ein Paradebeispiel für "völlig am Thema vorbei". Es geht nicht um Cutouts, bei denen funktioniert die Abstandsregel ja, sondern um den nicht eingehaltenen Abstand zum Platinenrand.
An Ohm (Gast) dein Beitrag ist ein Paradebeispiel für einen TROLL, nichts - wirklich nichts auch nur im Entferntesten zum Thema beitragen und trotzdem seinen Senf dazu tun. Einfach mal die letzten Beiträge und nicht nur den Letzten lesen, dann versteht man vielleicht mehr. (Und dabei hatte ich mir vorgenommen auf so blödsinns Beiträge nicht mehr zu reagieren)
Angehängte Dateien:
Um es mal auf den Punkt zu bringen. Mit dem Altium Designer 15.1. wurde das Feature "Board Outline Clearance Check" released. Zu finden in den Designe Rules (siehe Bild im Anhang) oder zum Nachlesen im Altium Wiki (link: http://techdocs.altium.com/display/ADOH/Board+Outline+Clearance+Check) Vor diesem Feature musste man, wie schon beschrieben die Board Outline (in der Regel Mechanical Layer 1) im Keepoutlayer nach zeichen. Wie bereits erwähnt lassen sich Clearance Rules nicht auf Mechanical Layer anwenden sehrwohl aber auf den Keepoutlayer da dieser kein Mechanical sondern ein Electrical Layer ist. Solltet man also eine ältere Version als die 15.1 besitzen kann man sich ein Clearance Rule schreiben (z.B. Keepoutlayer to All oder ...to Polygones)und die Clearance dort vorgeben.
Danke Faid, für den Hinweis. Hab ich in den Release Note doch glatt überlesen.
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.