VHDL - noch so ein anfänger

[Ben (Gast)]

Hallo Zusammen,

ich lese ja schon seit langer Zeit immer wieder gerne hier die 
Forumsbeiträge - heute ist es soweit, ich komme nicht weiter und wende 
mich auch mal an die nette Community hier.

Also erstmal(möglcihst) kurz und knapp die Situation:
Ich habe schon seit einiger zeit Programmiererfahrung mit Pic & co. und 
dachte mir: eine neue Herausforderung: Beschreibe die Hardware anstatt 
sie zu Programieren. Gesagt - Getan.. sein ein paar wochen versuche mich 
an einem Altera FPGA(cyclone I). Die ersten Versuche liefen auch alle 
super(counter, blinkende LEDs, 7Segmentanzeigen, etc).. Nun, mein 
testboard hat auch einen kleinen Lautsprecher. Also dachte ich mir, 2 
Eingänge für Frequenz + und -, einem single port ram + init wert und ein 
ausgang..

Im Anhang dazu eine kleine Skizze....

Nunja, in der Simulation gehen die einzelkomponenten alle, einige habe 
ich aus vorherigen Projekten übernommen(laufen also auch in der Praxis), 
aber die gesamtschaltung geht natürlich nicht.

Ich vermute mal, das der fehler irgendwo im bereich des signals/ausgangs 
"WREN" liegt(zu kurz??), aber das überlasse ich mal den Profis.
So .. ich hoffe, ich habe nichts vergessen..
Hier Dann mal der VHDL code:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;


entity controler is
port(
    --INPUT
    plus, minus: in std_logic;  --Entprellte Eingangsignale Plusrechnen/Minusrechnen
    act_data: in std_logic_vector(23 downto 0); -- Aktuellen wert am RAM-ausgang einlesen ram-initwert DEZ 2500000
    clock: in bit; --50MHZ sync mit ram-takt
    --OUTPUT
    new_data : out std_logic_vector(23 downto 0); --zu data in von RAM
    wren : out std_logic := '0';  --wren von ram
    adress: out std_logic := '0' --RAM adresse
    );
End;


architecture verhalten of controler is 
  signal s_wren: std_logic:='0';
  signal s_data: unsigned(23 downto 0);
  signal s_plus, s_minus, s_out_p, s_out_m, s_pp, s_pm: std_logic:= '0';
Begin
  
  
  pegel_leser:process(clock)
  begin
    If (clock'event and clock = '1' ) then
      If (plus = '0') then
        ---plus gedrückt
        s_plus <= '1';
      Elsif (minus = '0') then
        ---minus gedrückt
        s_minus <= '1';
      Else
        -- nichts gedrückt
        s_plus <= '0';
        s_minus <= '0';
      End if;  
      --D-FF + flankenerkennung
      s_out_p <= s_plus;
      s_out_m <= s_minus;    
      s_pp <= s_plus and not s_out_p;
      s_pm <= s_minus and not s_out_m;
    End if;
  
  End process;
  
  
  rechner: process(s_pp, s_pm, act_data)
  Begin
    -- wenn flanke an plus oder minus
    -- setze wren und errechne aktuellen neuen wert um frequenz um 10 hz zu erhöhen/abzusenken
    If s_pp = '1' then
      s_wren <= '1';
      s_data <= 50000000 / ((50000000 / unsigned(act_data)) + 10);
    Elsif s_pm = '1' then
      s_wren <= '1';
      s_data <= 50000000 / ((50000000 / unsigned(act_data)) - 10);
    Else
      s_wren <= '0';
      s_data <= to_unsigned(0, 24);
    End if;
    
  End Process;
    
  adress <= '0';
  wren <= s_wren;
  new_data <= std_logic_vector(unsigned(s_data));

End;

So dann Vielen Dank schon mal für eure Hilfe!

Gruß
Ben

[Tim P. (Firma: Student) (t8p1)]

Hi Ben,

pegel_leser:process(clock)

Müsste die sensitive list nicht auch auf minus und plus reagieren?

s_out_p <= s_plus;
s_out_m <= s_minus;    
s_pp <= s_plus and not s_out_p;
s_pm <= s_minus and not s_out_m;

Soll sich hier s_pp aus dem s_out_p aus der zweiten Zeile darüber geben? 
Hier dürftest du ein Problem Timing Problem erhalten. Des Weiteren ist 
es wirklich gewünscht nur zwei kombinatorischen Teile ohne sequentiellen 
Block zu verwenden? Aus Erfahrung ist es auch nicht wirklich schlau 
Ausgänge über Latches zu betreiben, in diesem Fall direkt den Ausgang 
über ein Signal zu treiben. Ich würde den Ausgang eher über ein Register 
treiben.

In der Simulation solltest du dir auch die Timings zwischen pegel_leser 
und rechner genauer anschauen, da pegel_leser auf jede Taktflange 
reagiert ist s_plus und s_minus gleich wieder null.

Grüße,
Tim

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ben schrieb:
> pegel_leser:process(clock) ...
Mit diesem komplizierten "Einleseprozess" machst du zwar so was 
ähnliches wie eine Synchronisierungsstufe, aber da sind zu viele 
Abhängigkeitrm drin, und deshalb passiert dort (früher oder später) das:
http://www.lothar-miller.de/s9y/archives/64-State-Machine-mit-asynchronem-Eingang.html

Es hilft hier übrigens gar nichts, dass die Taster schon entprellt 
sind...


Tim P. schrieb:
> Müsste die sensitive list nicht auch auf minus und plus reagieren?
Nein. Der Prozess ist nur vom Takt abhängig.

[FPGA-Ingenieur (Gast)]

>s_data <= 50000000 / ((50000000 / unsigned(act_data)) + 10);
was oll dieser Konstrukt bewirken?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Tim P. schrieb:
> Soll sich hier s_pp aus dem s_out_p aus der zweiten Zeile darüber geben?
> Hier dürftest du ein Problem Timing Problem erhalten.
Wieder nein.
Jedes der Signale dort ist getaktet und damit ein Flipflop. Mithin ist 
das insgesamt nur eine weitere Sync-Stufe für die Flankenerkennung.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ben schrieb:
> Ich vermute mal, das der fehler irgendwo im bereich des signals/ausgangs
> "WREN" liegt
Welcher "Fehler" denn? Wie äussert der sich? Und was hättest du 
stattdessen erwartet?

[Ben (Gast)]

Hallo zusammen,

danke für eure antworten. Also...

Tim P. schrieb:
> Ich würde den Ausgang eher über ein Register
> treiben.

Ich denke mal, einiges hat schon Lothar beantwortet, aber dein vorschlag 
mit dem Register werde ich mal versuchen.

Lothar M. schrieb:
> Mit diesem komplizierten "Einleseprozess" machst du zwar so was
> ähnliches wie eine Synchronisierungsstufe, aber da sind zu viele
> Abhängigkeitrm drin, und deshalb passiert dort (früher oder später) das:
> 
http://www.lothar-miller.de/s9y/archives/64-State-Machine-mit-asynchronem-Eingang.html
>
> Es hilft hier übrigens gar nichts, dass die Taster schon entprellt
> sind...

Wie bekomme ich den Einleseprozess denn besser hin - zumal die 
angschlossenen taster ja nur bei der ersten Taktflanke verarbeitet 
werden sollen.?

FPGA-Ingenieur schrieb im Beitrag #4333654:
>>s_data <= 50000000 / ((50000000 / unsigned(act_data)) + 10);
> was oll dieser Konstrukt bewirken?

Dieses Konstruckt soll(jedenfalls in der Theorie...) mir den 
vergleichswert errechen. Also an meinem "Soundausgang" soll eine 
frequenz anliegen. Dies realisiere ich mit einem counter, der bis X 
hochzählt(je nachchdem welche frequenz am ausgang gewunscht ist, 
erreichne ich mit diesem code den gewünschten vergleichswert, bis zu dem 
der couter zählt. Ist dieser vergleichswert erreicht, wird das 
asugangssignal getoggelt und der counter auf 0 gesetzt.

Lothar M. schrieb:
> Welcher "Fehler" denn? Wie äussert der sich? Und was hättest du
> stattdessen erwartet?

Also der Fehler.. ich bekomme keinerlei ausgangssignal am 
"soundausgang".
Wenn ich meinen counter am ausgang zu einem festgeschriebenen festen 
wert zählen lasse, funktioniert dieser. Mit dem controler und ram nicht. 
Von daher denke ich, das ich den Ram nicht beschrieben bekomme, so das 
mein counter sich durchgehend zurück setzt.
Hier nochmal der volständigkeit halber der code, der mit dem 
vergleichswert arbeitet(bzw arbeiten soll..)

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity megaDIV_variabel is
  Port ( 
  -- INPUT
      clock: in bit;    --Clock in 50MHZ
      vergleich: in std_logic_vector(23 downto 0); -- Vergleichswert vom RAM
  -- OUTPUT
      clock_out: out bit -- anschluss zum "Lautsprecher"
      );
end megaDIV_variabel;

architecture verhalten of megaDIV_variabel is
  signal s_vergleich: unsigned (23 downto 0);
  signal s_counter: unsigned (23 downto 0):=x"000000";
  signal s_toggle: bit:='0';
  
Begin
  frequenzcounter: process(clock)
  Begin
    IF (clock'event and clock = '1') then
      --Wenn zählwert größer ist als vergleichswert vom RAM -> Reset und ausgang toggeln
      If ( s_counter > s_vergleich) then
        s_counter <= x"000000";
        s_toggle <= not s_toggle;
      Else
        -- Sonst zähler +1
        s_counter <= s_counter + 1;
      End if;
    End if;  
  End Process;
  
  s_vergleich <= unsigned(vergleich);
  clock_out <= s_toggle;
  
End verhalten;

Viele Grüße
Ben