PID Regler durch VHDL

[Bit S. (amuniwien)]

Hallo Alle,

der FPGA bekommt von einem Mikrocontroller die Reglerparameter und den 
Sollwert. Sollen alle Ein-und Ausgänge im Port (außer clock und reset) 
von std_logic_vector auf double oder signed geändert werden? Die 
restlichen Variablen sollten dann ebenfalls auf double gesetzt werden 
oder?
Und ist die Testbench eigentlich absolut notwendig? Ich habe es gerade 
mal so geschafft, den Design Code zusammenzubasteln und wollte direkt 
als nächstes die Synthese erstellen.

Vielen Vielen Dank im Vorraus und liebe Grüße !




Hier ist der Code:

•

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.std_logic_arith.all;




entity PID_Regler is
   generic(
    data_width: integer:= 14;
    intern_data_width: integer:= 28;
    TA: integer:=1 
     );
   port (
    w : in std_logic_vector(data_width-1 downto 0); --:= (others => '0');
    x : in std_logic_vector(data_width-1 downto 0); --:= (others => '0');
    y : out std_logic_vector(data_width-1 downto 0); --:= (others => '0');
    TP  : in std_logic_vector(intern_data_width-1 downto 0);
    TI  : in std_logic_vector(intern_data_width-1 downto 0);
    TD  : in std_logic_vector(intern_data_width-1 downto 0);
    clk_i : in  std_logic;
    rst_i : in  std_logic
);
end PID_Regler;

architecture Behavioral of PID_Regler is

signal e1 : std_logic_vector(data_width-1 downto 0) := (others => '0');
signal ealt : std_logic_vector(data_width-1 downto 0) := (others => '0');
signal e2 : std_logic_vector(data_width-1 downto 0) := (others => '0');
signal e3 : std_logic_vector(data_width-1 downto 0) := (others => '0');

begin

Regler1: process(clk_i, rst_i)
--rst_i wurde hinzugefügt
variable yp: std_logic_vector(intern_data_width-1 downto 0);
variable yi: std_logic_vector(intern_data_width-1 downto 0);
variable yi_alt: std_logic_vector(intern_data_width-1 downto 0);
variable yd: std_logic_vector(intern_data_width-1 downto 0); 
 
 begin
if (rst_i = '1') then  
      yp := (others => '0');
      yi := (others => '0');
      yi_alt:=(others => '0');
      yd := (others => '0');
      y <= (others => '0');
elsif (clk_i='1') then
      e1  <= std_logic_vector(signed(w) - signed(x));  
      yp := (signed(TP)*signed(e1));
      yi := yi_alt+(TI*e1*TA); -- yi_alt=yi
      yd := (TD*((e1-ealt)/TA)); -- ealt=e
      ealt <= e1;
      y <= (yp+yi+yd);

yi_alt := yi;
end if;
end process Regler1;



Regler2: process(clk_i, rst_i)
--rst_i wurde hinzugefügt
variable yp: std_logic_vector(intern_data_width-1 downto 0);
variable yi: std_logic_vector(intern_data_width-1 downto 0);
variable yi_alt: std_logic_vector(intern_data_width-1 downto 0);
variable yd: std_logic_vector(intern_data_width-1 downto 0); 
 
 begin
if (rst_i = '1') then  
      yp := (others => '0');
      yi := (others => '0');
      yd := (others => '0');
     ealt <= (others => '0');
      y <= (others => '0');
elsif (clk_i='1') then
      e2  <= std_logic_vector(signed(w) - signed(x));  
      yp := ((TP)*(e2));
      yi := ((yi_alt)+((TI)*(e2)*TA)); -- yi_alt=yi
      yd := ((TD)*(((e2)-(ealt))/TA)); -- ealt=e
      ealt <= e2;
      y <= ((yp)+(yi)+(yd));

yi_alt := yi;
end if;
end process Regler2;


Regler3: process(clk_i, rst_i)
--rst_i wurde hinzugefügt
variable yp: std_logic_vector(intern_data_width-1 downto 0);
variable yi: std_logic_vector(intern_data_width-1 downto 0);
variable yi_alt: std_logic_vector(intern_data_width-1 downto 0);
variable yd: std_logic_vector(intern_data_width-1 downto 0); 
 
 begin
if (rst_i = '1') then  
      yp := (others => '0');
      yi := (others => '0');
      yd := (others => '0');
      y <= (others => '0');
elsif(clk_i='1') then
      e3  <= std_logic_vector(signed(w) - signed(x));  
      yp := ((TP)*e3);
      yi := ((yi_alt)+((TI)*(e3)*TA)); -- yi_alt=yi
      yd := ((TD)*(((e3)-(ealt))/TA)); -- ealt=e
      ealt <= (e3);
      y <= ((yp)+(yi)+(yd));

yi_alt := yi;
end if;
end process Regler3;
end Behavioral;

•

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Mueid S. schrieb:
> Und ist die Testbench eigentlich absolut notwendig?
Nein. Eine Testbench ist einfach nur der "Debugger" der Hardware. Wenn 
du deine Software ohne Debugger zum Laufen bekommst, dann brauchst du 
für die Hardware auch keinen Simulator.

> Ich habe es gerade
> mal so geschafft, den Design Code zusammenzubasteln und wollte direkt
> als nächstes die Synthese erstellen.
Und, läuft alles wie es soll?

Mueid S. schrieb:
> y <= ((yp)+(yi)+(yd));
Ohne auf Einzelheiten in deinem Code einzugehen: ist diese Berechnung 
Vorzeichenbehaftet oder nicht?
Oder anders: man rechnet nicht mit uneingeschränkten Datentypen. Nimm 
die numeric_std und passende Datentypen...
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std

Und das mit dem "double" als Datentyp kannst du für die Synthese schnell 
vergessen. Denn auf dem FPGA sind alle Zahlen irgendwelche Bitmuster. 
Und welches Bitmuster hat ein "double"? Dazu musst du die IEEE 754 
konsultieren.

[hannes (Gast)]

> Und ist die Testbench eigentlich absolut notwendig?
Fuer dich ja, wenn ich mir deinen Code so anschaue.

Siehe:

      yd := (others => '0');
      y <= (others => '0');
elsif(clk_i='1') then
      e3  <= std_logic_vector(signed(w) - signed(x));  
      yp := ((TP)*e3);
      yi := ((yi_alt)+((TI)*(e3)*TA)); -- yi_alt=yi

da sollte wohl ein rising_edge(clk_i) stehen.


hannes

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

hannes schrieb:
> wenn ich mir deinen Code so anschaue.
Dazu noch ein Tipp: verwende keine speichernden Variablen (yi_alt). Du 
biegst dir damit selber das Bein ab...

Siehe dazu den Beitrag "Variable vs Signal"
Oder andersrum: wer Variablen kennt nimmt Signale.

[Thomas R. (Firma: abaxor engineering) (abaxor)]

Hallo Mueid,

wie hoch ist dein Takt?


Tom

[Bit S. (amuniwien)]

Lothar M. schrieb:
>> Ich habe es gerade
>> mal so geschafft, den Design Code zusammenzubasteln und wollte direkt
>> als nächstes die Synthese erstellen.
> Und, läuft alles wie es soll?

Ich weiß es leider nicht. Kann ich das überprüfen, ohne extra eine 
Testbech zu schreiben?

>> y <= ((yp)+(yi)+(yd));
>Ohne auf Einzelheiten in deinem Code einzugehen: ist diese Berechnung
Vorzeichenbehaftet oder nicht?

Nein. Die Werte sind immer positiv.

An double habe ich gedacht, weil die Werte, die von Microcontroller in 
den Fpga reingehen, double Werte sind. Oder muss ich die double Werte in 
binär Werte konvertieren bzw. kann ich einfach mit den double Werten 
weiterrechnen?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Mueid S. schrieb:
> Ich weiß es leider nicht. Kann ich das überprüfen, ohne extra eine
> Testbech zu schreiben?
Wenns auf der Hardware läuft ist es ok.
Wenn nicht: schreib eine Testbench. Das ist ja keine Raketentechnik, 
sondern hier sogar super einfach: du brauchst ja nur ein paar statiche 
Eingangswerte und ein paar Sprünge im Sollwert. Das ist in 15 min. 
erledigt...

> Nein. Die Werte sind immer positiv.
Warum schreibst du dann " signed(w) - signed(x)"?

> Oder muss ich die double Werte in binär Werte konvertieren
Ich würde einfach mal sagen: Ja, tu das.

> kann ich einfach mit den double Werten weiterrechnen?
Nein "einfach" im Sinne von "schnell und ressourcenschonend" geht das 
nicht. Und "einfach" im Sinne von "dann muss ich nichts Denken" geht es 
auch nicht...

Mueid S. schrieb:
> wollte direkt als nächstes die Synthese erstellen.
Und was sagt der Synthesizer?

[Bit S. (amuniwien)]

Thomas R. schrieb:

> wie hoch ist dein Takt?
>
> Tom

Die Abtastrate für das Signal oder die Taktfrequenz der Clock? Also die 
Abtastrate wird auf jeden Fall kleiner als die Integrierzeit, genau habe 
ich sie allerdings nicht festgelegt. Die Taktfrequenz habe ich noch 
nicht genau definiert. Ich weiß auch nicht nach welchen Kriterien ich 
sie festlegen soll.

[Thomas R. (Firma: abaxor engineering) (abaxor)]

Mueid S. schrieb:
> Thomas R. schrieb:
>
>> wie hoch ist dein Takt?
>>
>> Tom
>
> Die Abtastrate für das Signal oder die Taktfrequenz der Clock? Also die
> Abtastrate wird auf jeden Fall kleiner als die Integrierzeit, genau habe
> ich sie allerdings nicht festgelegt. Die Taktfrequenz habe ich noch
> nicht genau definiert. Ich weiß auch nicht nach welchen Kriterien ich
> sie festlegen soll.

Genau darauf wollte ich hinaus. Denn in deinem Beispiel durchläufst du 
mit jedem Takt eine Berechnung. D.h. im PID-Regler ist deine 
Abtastfrequenz gleich der Taktfrequenz. Da die Taktfrequenz 
üblicherweise ein paar MHz ist wäre das auch deine Abtastfrequenz. Du 
brauchst noch ein Signal DataValid, dass dir sagt, jetzt kommt ein neues 
Sample. Dann darfst du nur einen einzigen Reglerdurchlauf machen, sonst 
ist dein I- und D-Anteil falsch.

Tom

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Mueid S. schrieb:
> Die Taktfrequenz habe ich noch nicht genau definiert.
> Ich weiß auch nicht nach welchen Kriterien ich sie festlegen soll.
Nach dem, was auf dem Quarz neben dem FPGA steht. Der Rest geht über 
Clock-Enables...

[Bit S. (amuniwien)]

Thomas R. schrieb:
> Du
> brauchst noch ein Signal DataValid, dass dir sagt, jetzt kommt ein neues
> Sample.

Ich hab das nicht ganz verstanden. Soll ich das als zusätzliche If 
Bedingung einfügen? Ich dachte dafür ist das Clock Signal da. Nämlich 
anzugeben, dass jetzt eine neue Berechnung kommt.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Mueid S. schrieb:
> Ich dachte dafür ist das Clock Signal da. Nämlich anzugeben, dass jetzt
> eine neue Berechnung kommt.
Dann muss der Takt aber zum Regler passen...

Der Takt in einem FPGA ist dazu da, irgendwelche Flipflops dazu zu 
bewegen, die Daten am Eingang zu speichern und am Ausgang 
bereitzustellen. Deshalb ist dieser FPGA-Takt erst mal komplett 
unabhängig vom Filtertakt/Reglertakt. Denn wenn der Regler z.B. mit 1ms 
Zyklus laufen soll, dann muss ein FPGA mit 100 MHz Taktfrequenz genau 
100000 Takte lang nichts tun, und dann wieder 1x den Regler berechnen.

[Thomas R. (Firma: abaxor engineering) (abaxor)]

Mueid S. schrieb:
> Thomas R. schrieb:
>> Du
>> brauchst noch ein Signal DataValid, dass dir sagt, jetzt kommt ein neues
>> Sample.
>
> Ich hab das nicht ganz verstanden. Soll ich das als zusätzliche If
> Bedingung einfügen? Ich dachte dafür ist das Clock Signal da. Nämlich
> anzugeben, dass jetzt eine neue Berechnung kommt.

Nein, dein Takt kommt von einem Quarz üblicherweise mit einigen 10 MHz. 
Der kann völlig unabhängig von deiner Samplingfrequenz sein. Es ist 
sogar besser, wenn er Takt deutlich höher als die Samplingfrequenz ist.

Bei dem was du vorhast, könnte dein Takt auch unterschiedliche 
Frequenzen haben. Das ist etwas, was man nicht in einem FPGA haben will.

Tom