PWM Frequenz unterteilen

[Ja D. (jacoie)]

Hallo,
ich habe das Beispiel vom Herrn Miller implementiert, in dem er das 
Trägersignal auf 1 kHz reduziert (prescaled):

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity PWM is
    Generic ( width: natural := 8;        -- Breite
              fclk : integer := 50000000; -- Taktfrequenz
              fpwm : integer := 1000      -- PWM-Frequenz
             ); 
    Port    ( clk      : in  std_logic;
              pwmvalue : in  std_logic_vector (width-1 downto 0);
              pwmout   : out std_logic
             );
end PWM;

architecture Behavioral of PWM is
signal   cnt : integer range 0 to 2**width-2 := 0;
signal   pre : integer range 0 to fclk/(fpwm*(2**width-2)) := 0;
begin
   -- Vorteiler teilt FPGA-Takt auf PWM-Frequenz*Zählschritte
   process begin
      wait until rising_edge(clk);
      if (pre<fclk/(fpwm*(2**width))) then 
         pre <= pre+1;
      else
         pre <= 0;
      end if;
   end process;
   
   -- PWM-Zähler         
   process begin
      wait until rising_edge(clk);
      if (pre=0) then
         if (cnt<2**width-2) then cnt <= cnt+1;
         else                     cnt <= 0;
         end if;
      end if;
   end process;
   
   -- Vergleicher, registriert für Ausgabe auf IO-Pin ohne Glitches
   process begin
      wait until rising_edge(clk);
      if (cnt>=to_integer(unsigned(pwmvalue))) then pwmout <= '0';
      else                                          pwmout <= '1';
      end if;
   end process;
end Behavioral;

Die Simulation (siehe Anhang) zeigt jedoch unterschiedliche Frequenzen 
des pwmout und nicht die gewünschte 1 kHz. Es scheint, als ob man hier 
keine Pulsweitenmodulation beabsichtigt, sondern eine 
Pulsfrequenzmodulation. Obwohl der code eigentlich nachvollziebar ist 
und genau das tut, was er tuen muss, gibt es trotzdem irgendwo noch 
einen Fehler! Hat jemand bereits damit Erfahrung gemacht?
Für jede Hilfe wäre ich dankbar

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ja D. schrieb:
> gibt es trotzdem irgendwo noch einen Fehler!
Der Fehler ist nicht im geposteten Code. Oder wenigstens nicht 
ausschließlich...  ;-)

Im Anhang ein Screenshot von genau diesem Code mit der passenden 
Testbench. Zeig doch mal deine TB.

> Für jede Hilfe wäre ich dankbar
Bitte das nächste Mal die Hinweise über der Eingabebox beachten:

Antwort schreiben
Wichtige Regeln - erst lesen, dann posten!
...
Formatierung (mehr Informationen...)
...
    [vhdl]VHDL-Code[/vhdl]

[Carpe diem (Gast)]

Ja D. schrieb:
> Hallo,



Der zähler cnt zählt von 0 bis 2 hoch 8 - 2 (siehe width) während die 
pwm den ausgangswert bei cnt > 1000 (pwmvalue) wechselt.

[Ja D. (jacoie)]

Hallo Herr Miller und schön, dass Sie zurückschreiben. Das ist die 
Testbench, mit der ich simuliert habe. Auch nach einer Implementierung 
auf einem Spartan3AN sind Frequenzen von 4,5 bzw. 5 kHz sichtlich.

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;
 
ENTITY TB_06 IS
END TB_06;
 
ARCHITECTURE behavior OF TB_06 IS 
 
    -- Component Declaration for the Unit Under Test (UUT)
 
    COMPONENT MainPWM
    PORT(
         clk : IN  std_logic;
         pwmoutHigh : OUT  std_logic;
         pwmoutLow : OUT  std_logic
        );
    END COMPONENT;
    

   --Inputs
   signal clk : std_logic := '0';

   --Outputs
   signal pwmoutHigh : std_logic;
   signal pwmoutLow : std_logic;

   -- Clock period definitions
   constant clk_period : time := 20 ns;
 
BEGIN
 
  -- Instantiate the Unit Under Test (UUT)
   uut: MainPWM PORT MAP (
          clk => clk,
          pwmoutHigh => pwmoutHigh,
          pwmoutLow => pwmoutLow
        );

   -- Clock process definitions
   clk_process :process
   begin
    clk <= '0';
    wait for clk_period/2;
    clk <= '1';
    wait for clk_period/2;
   end process;
 

   -- Stimulus process
   stim_proc: process
   begin    
      -- hold reset state for 100 ns.
      wait for 100 ns;  

      wait for clk_period*10;

      -- insert stimulus here 

      wait;
   end process;

END;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Leider nicht testbar, weil MainPWM (und was dazugehört) nicht dabei 
ist...

[VHDL Schütze (Gast)]

Generic map fehlt, damit sind die verkorksten Defaults aktiv.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Ja D. schrieb:
> mit der ich simuliert habe
Mein Vorschlag: hänge alle VHDL-Dateien (mit der Endung *.vhd oder 
*.vhdl) hier an. Dann sieht man das besser...

[Ja D. (jacoie)]

Anbei, der gesamte Beispielscode...Danke im Voraus!

[Ja D. (jacoie)]

Carpe diem schrieb:
>  bei cnt > 1000 (pwmvalue) wechselt.

stimmt nicht, pwmvalue maximaler Wert ist 256. cnt zählt bis 254

[Lattice User (Gast)]

Unter der Annahme dass "sinusplusoffset" der Input für die PWM ist, ist 
der Fehler offensichtlich: Dieser Wert ändert sich viel zu schnell für 
eine 1 kHz PWM.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Lothar M. schrieb:
> Mein Vorschlag: hänge alle VHDL-Dateien (mit der Endung *.vhd oder
> *.vhdl) hier an.
Ja D. schrieb:
> VHDL.zip
> Anbei, der gesamte Beispielscode...
Tja, da kann man mit einem Handy dann leider nichts ausrichten. 
Entzippen und dann ansehen geht damit nicht. Nicht ohne Nachdenken hatte 
ich deshalb von "einzelnen VHDL-Dateien" geschrieben. Aber offenbar 
wurde der Fehler ja schon lokalisiert...

Ein Tipp: man kann mit den Simulator auch Signale in Submodulen 
auswählen und diese in die Waveform zur genauen Analyse einfügen.

[Ja D. (jacoie)]

Lattice User schrieb:
Dieser Wert ändert sich viel zu schnell für
> eine 1 kHz PWM.

Tatsächlich :-) Danke an Euch alle